JPH0876724A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は安価で、高精細、かつ、高画質の液
晶表示装置を提供する。 【構成】 ソースドライバの前段にＲ、Ｇ、Ｂ用のデー
タ処理回路３、４、５が設けられ、データ処理回路３、
４、５は１水平走査期間に走査駆動する２本の走査ライ
ンのうちの基準走査ラインの画素タイミングで入力され
るアナログ映像信号をサンプリングして、Ａ／Ｄ変換し
た後、ラインメモリ１２に記憶する。ラインメモリ１２
からディジタル映像信号を倍速度で読み出して、現在映
像信号ＮＳとしてセレクタ１４とディレイ回路１３に出
力し、ディレイ回路１３で１画素分遅延させてセレクタ
１４及び加算器１５に出力する。セレクタ１４はセレク
ト信号Ｓに基づいて現在映像信号ＮＳと遅延映像信号Ｏ
Ｓを選択して選択映像信号ＳＳとして加算器１５に出力
し、加算器１５は選択映像信号ＳＳと遅延映像信号ＯＳ
の平均を算出してＤ／Ａ変換回路１６に出力する。Ｄ／
Ａ変換回路１６は加算器１５の演算結果の映像信号をア
ナログ変換してソースドライバに出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に関し、
詳細には、走査ラインを１水平走査期間に複数本ずつ走
査駆動する液晶表示装置に関する。

【０００２】

【従来の技術】従来から、カラーの液晶表示装置は、そ
の液晶表示パネルが、複数本の走査ラインと複数本の信
号ラインがマトリックス状に形成され、各走査ラインと
信号ラインの交点にＲ、Ｇ、Ｂの各画素が形成されてい
る。そして、これらのＲ、Ｇ、Ｂの各画素は、デルタ状
に配列されており、走査ライン毎に、Ｒ、Ｇ、Ｂの各画
素位置が半画素分ずつずれている。

【０００３】従来のカラー液晶表示装置、例えば、カラ
ー液晶テレビ装置は、このように形成された液晶表示パ
ネルの走査ラインに走査駆動信号を、信号ラインにＲ、
Ｇ、Ｂの映像信号に対応するデータ信号を印加するいわ
ゆるマトリックス駆動によりテレビ画像を表示してい
る。

【０００４】通常、液晶テレビでは、１走査期間に１本
の走査ラインを選択し、比較的高い走査駆動信号電圧を
印加すると同時に、この走査ラインに対向する全信号ラ
インに対して各々映像信号に対応した比較的低いデータ
信号電圧を印加することより、選択された走査ライン上
の各画素の表示を行う。

【０００５】このような従来のカラー液晶テレビ装置で
は、例えば、ＮＴＳＣ（National Television System C
ommitee）方式のテレビ画像を表示する場合、１フィー
ルドの走査線の本数は、５２５本を２で割った２６２．
５本であるが、実際の走査線本数は、垂直帰線消去期間
の本数である約４０本を差し引いたもので、約２２０本
であり、１フレーム２フィールドで、１フィールド２６
２．５本の走査線のうち、垂直帰線期間を除く有効部分
の２２０本を表示することとなる。

【０００６】したがって、２４０本の走査ラインを備え
た液晶表示パネルを表示駆動する場合は、１本ずつ走査
ラインを選択走査して、表示駆動するが、この場合、各
画素がデルタ配列されていると、図７に示すように、相
隣接する２本の走査ラインの各画素位置が、半画素分ず
つずれている。

【０００７】そのため、所定のＡという走査ラインを走
査駆動するときには、「×」印で示すタイミングで映像
信号をサンプリングし、所定のＢという走査ラインを走
査駆動するときには、「○」印で示すタイミングで映像
信号をサンプリングして、当該サンプリングした映像信
号に対応するデータ信号を信号ラインに供給することに
より各画素位置に対応した表示駆動を行っている。

【０００８】ところが、近時、画質の高精細化が進み、
走査ラインの数も増加しており、このような走査ライン
の本数の多い液晶表示パネル、例えば、４８０本の走査
ラインの形成された液晶表示パネルを備えた液晶表示装
置においては、１本ずつ走査ラインを走査駆動すると、
１フレームを１５Ｈｚで走査することとなり、フリッカ
ーが発生して、表示品質が低下する。

【０００９】そこで、従来のこのような高精細の液晶表
示パネルを備えた液晶表示装置においては、フレームメ
モリを使用して、倍速走査するか、ラインメモリを用い
てペアライン駆動を行うことにより、フリッカーの発生
を防止して、表示品質を向上させている。

【００１０】すなわち、フレームメモリを使用して、倍
速走査する液晶表示装置は、フレーム毎に各走査ライン
の画素位置に対応したサンプリングタイミングで映像信
号をサンプリングして、Ａ／Ｄ（アナログ／ディジタ
ル）変換した後、フレームメモリに記憶し、このフレー
ムメモリからディジタルの映像信号を倍速で読み出し
て、そのまま、あるいはＤ／Ａ変換して、信号側駆動回
路に供給する。そして、走査側駆動回路により倍速度で
走査駆動される走査ラインに対して、信号側駆動回路か
ら倍速度で映像信号に対応したデータ信号を供給するこ
とにより、表示駆動している。

【００１１】また、ラインメモリを使用してペアライン
駆動する液晶表示装置は、１フレームに一回、基準の走
査ラインの画素位置に対応したサンプリングタイミング
で映像信号をサンプリングして、Ａ／Ｄ変換した後、ラ
インメモリに記憶し、このラインメモリからディジタル
の映像信号を倍速度で読み出して、そのまま、あるいは
Ｄ／Ａ変換して、信号側駆動回路に供給する。そして、
走査側駆動回路により１水平走査期間に２本ずつ１フレ
ームに２回走査駆動される信号ラインに対して、信号側
駆動回路から２回とも同じ映像信号に対応するデータ信
号を供給して、表示駆動している。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の液晶表示装置にあっては、フレームメモリを
使用して、倍速走査するか、ラインメモリを用いてペア
ライン駆動を行っていたため、コストが高くつき、ま
た、画質が低下するという問題があった。

【００１３】すなわち、フレームメモリを用いて、例え
ば、図７に示した走査ラインＡと走査ラインＢの各画素
位置に対応した「×」、「○」のサンプリングタイミン
グで映像信号をサンプリングして、Ａ／Ｄ変換した後、
フレームメモリに記憶し、このフレームメモリに記憶し
た映像信号を使用して、表示駆動していたため、各画素
位置に適切な映像信号をサンプリングして、表示駆動で
きるので、表示品質の良好な表示を行うことができる
が、フレームメモリを使用するため、液晶表示装置が高
価なものとなるという問題があった。

【００１４】また、ラインメモリを用いて、例えば、図
７に示したＡラインを基準の走査ラインとして、その走
査ラインの画素位置（「×」の画素位置）に対応したサ
ンプリングタイミングで映像信号をサンプリングして、
Ａ／Ｄ変換した後、ラインメモリに記憶し、１フレーム
に２本ずつ２回走査駆動される倍速度のタイミングで、
ラインメモリからディジタルの映像信号を読み出して、
そのまま、あるいは、Ｄ／Ａ変換して、表示駆動してい
たため、２回の表示動作で同じ映像信号が使用され、画
素位置のずれた２つの画素で同じ映像信号による表示が
行われることとなり、画質が悪化するという問題があっ
た。

【００１５】画質を向上させるために、２回の表示動作
で、それぞれの表示タイミングに合わせて、画素位置に
対応したサンプリングタイミングでサンプリングする
と、画質は、向上するが、サンプリング周波数が２倍の
周波数を必要とし、また、Ａ／Ｄ変換を２倍の周期で行
う必要があり、結局、コストが高くつくという問題があ
った。そこで、本発明は、上記実情に鑑みてなされたも
ので、安価で、高精細、かつ、高画質の液晶表示装置を
提供することを目的としている。

【００１６】

【課題を解決するための手段】本発明の液晶表示装置
は、マトリックス状に形成された複数の走査ラインと複
数の信号ラインの各交点にＲ、Ｇ、Ｂの画素が形成さ
れ、前記Ｒ、Ｇ、Ｂの画素が、相隣接する所定本数の前
記走査ラインにおいて、所定画素分ずれた位置に形成さ
れた液晶表示パネルと、１水平走査期間に前記液晶表示
パネルの複数本の走査ラインに順次走査駆動信号を出力
して、１水平走査期間に複数本の走査ラインを走査駆動
する走査側駆動回路と、入力されるＲ、Ｇ、Ｂの映像信
号に基づいて前記信号ラインにデータ信号を出力する信
号側駆動回路と、入力されるアナログのＲ、Ｇ、Ｂの映
像信号を前記１水平走査期間に走査駆動される複数本の
走査ラインのうち所定の基準走査ラインにおける前記
Ｒ、Ｇ、Ｂの画素位置に対応するタイミングでサンプリ
ングし、当該サンプリングしたＲ、Ｇ、Ｂの映像信号か
ら前記１水平走査期間に走査駆動される他の走査ライン
の各画素の映像信号を、前記基準走査ラインの画素位置
から当該他の走査ラインの画素位置までのずれ量に対応
させて算出して、前記信号側駆動回路に出力するデータ
処理手段と、を備えることにより、上記目的を達成して
いる。

【００１７】この場合、例えば、請求項２に記載するよ
うに、前記走査側駆動回路は、１水平走査期間に前記走
査ラインを２本ずつ走査駆動し、前記データ処理手段
は、前記１水平走査期間に走査駆動される２本の走査ラ
インのうち１本を基準走査ラインとしてＲ、Ｇ、Ｂの映
像信号をサンプリングし、他方の走査ラインのＲ、Ｇ、
Ｂの各画素の映像信号を、前記基準走査ラインの画素位
置から当該他の走査ラインの画素位置までのずれ量に対
応させて算出するものであってもよい。

【００１８】また、例えば、請求項３に記載するよう
に、前記液晶表示パネルは、前記Ｒ、Ｇ、Ｂの各画素が
前記相隣接する２本の走査ラインにおいて、半画素分ず
れた位置に形成され、前記走査側駆動回路は、１水平走
査期間に前記走査ラインを２本ずつ走査駆動し、前記デ
ータ処理手段は、前記１水平走査期間に走査駆動される
２本の走査ラインのうち１本を基準走査ラインとして前
記入力されるＲ、Ｇ、Ｂのアナログ映像信号をサンプリ
ングしてＡ／Ｄ変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ
変換手段の変換したディジタル映像信号を１水平走査分
記憶するデータ記憶手段と、前記データ記憶手段の出力
するディジタル映像信号を１画素分遅延させる遅延手段
と、前記データ記憶手段の出力するディジタル映像信号
と前記遅延手段の出力するディジタル映像信号のいずれ
かを選択して出力する選択手段と、前記選択手段の選択
したディジタル映像信号と前記データ記憶手段の出力す
るディジタル映像信号を加算した後、２で除算し、前記
選択手段の選択結果に応じて、前記基準走査ラインの画
素の映像信号及び他の走査ラインの画素の映像信号とし
て出力する演算手段と、を備えたものであってもよい。

【００１９】

【作用】本発明の液晶表示装置によれば、液晶表示パネ
ルは、マトリックス状に形成された複数の走査ラインと
複数の信号ラインの各交点にＲ、Ｇ、Ｂの画素が形成さ
れ、このＲ、Ｇ、Ｂの画素が、相隣接する所定本数の走
査ラインにおいて、所定画素分ずれた位置に形成されて
いる。

【００２０】この液晶表示パネルの複数本の走査ライン
に、走査側駆動回路が、１水平走査期間に複数本の走査
ラインに順次走査駆動信号を出力して、１水平走査期間
に複数本の走査ラインを走査駆動し、信号側駆動回路
が、入力されるＲ、Ｇ、Ｂの映像信号に基づいて信号ラ
インにデータ信号を出力して、表示駆動するが、データ
処理手段が、入力されるアナログのＲ、Ｇ、Ｂの映像信
号を前記１水平走査期間に走査駆動される走査ラインの
うち所定の基準走査ラインにおける前記Ｒ、Ｇ、Ｂの画
素位置に対応するタイミングでサンプリングし、当該サ
ンプリングしたＲ、Ｇ、Ｂの映像信号から前記１水平走
査期間に走査駆動される他の走査ラインの各画素の映像
信号を、前記基準走査ラインの画素位置から当該他の走
査ラインの画素位置までのずれ量に対応させて算出し
て、前記信号側駆動回路に出力する。

【００２１】したがって、映像信号のサンプリング周波
数を上げることなく、基準の走査ラインの画素位置に対
応するタイミングでサンプリングした映像信号に基づい
て、１水平走査期間に走査駆動する他の走査ラインの各
画素位置に対応する映像信号を演算により生成して、こ
の生成した映像信号により表示駆動することができ、液
晶表示装置を、安価で、高精細、かつ、高画質なものと
することができる。

【００２２】この場合、例えば、請求項２に記載するよ
うに、走査側駆動回路が、１水平走査期間に走査ライン
を２本ずつ走査駆動し、データ処理手段が、１水平走査
期間に走査駆動される２本の走査ラインのうち一本を基
準走査ラインとしてＲ、Ｇ、Ｂの映像信号をサンプリン
グし、他方の走査ラインのＲ、Ｇ、Ｂの各画素の映像信
号を、基準走査ラインの画素位置から当該他の走査ライ
ンの画素位置までのずれ量に対応させて算出するように
すると、１水平走査期間に所定画素分位置ずれした２本
の走査ラインを走査駆動するペアライン駆動を行う液晶
表示装置を安価で、高精細、かつ、高画質なものとする
ことができる。

【００２３】また、例えば、請求項３に記載するよう
に、前記液晶表示パネルが、Ｒ、Ｇ、Ｂの各画素が相隣
接する２本の走査ラインにおいて、半画素分ずれた位置
に形成され、前記走査側駆動回路が、１水平走査期間に
前記走査ラインを２本ずつ走査駆動する液晶表示パネル
において、前記データ処理手段が、１水平走査期間に走
査駆動される２本の走査ラインのうち１本を基準走査ラ
インとして入力されるＲ、Ｇ、Ｂのアナログ映像信号を
サンプリングしてＡ／Ｄ変換するＡ／Ｄ変換手段と、Ａ
／Ｄ変換手段の変換したディジタル映像信号を１水平走
査分記憶するデータ記憶手段と、データ記憶手段の出力
するディジタル映像信号を１画素分遅延させる遅延手段
と、データ記憶手段の出力するディジタル映像信号と前
記遅延手段の出力するディジタル映像信号のいずれかを
選択して出力する選択手段と、選択手段の選択したディ
ジタル映像信号と前記データ記憶手段の出力するディジ
タル映像信号を加算した後、２で除算し、選択手段の選
択結果に応じて、基準走査ラインの画素の映像信号及び
他の走査ラインの画素の映像信号として出力する演算手
段と、を備えたものとすると、１水平走査期間に半画素
分位置ずれした２本の走査ラインを走査駆動するペアラ
イン駆動を行う液晶表示装置を、簡単な回路で、良好な
表示品質のものとすることができ、より一層安価で、高
精細、かつ、高画質なものとすることができる。

【００２４】

【実施例】以下、本発明の好適な実施例を図を参照して
説明する。図１〜図４は、本発明の液晶表示装置の一実
施例を示す図である。まず、本実施例の構成を説明す
る。図１において、液晶表示装置１は、マクロ回路２、
３個のデータ処理回路３、４、５、液晶表示部６及びコ
ントローラ７等を備えており、液晶表示部６は、液晶表
示パネル８、ゲートドライバ９及びソースドライバ１０
を備えている。

【００２５】液晶表示パネル８は、一対の透明ガラス基
板の間に液晶が封入され、当該透明ガラス基板の両外面
にそれぞれ偏光板が取り付けられている。一方の透明ガ
ラス基板の内面には、Ｒ（Ｒｅｄ）、Ｇ（Ｇｒｅｅ
ｎ）、Ｂ（Ｂｌｕｅ）のカラーフィルタが形成され、こ
のカラーフィルタ上に共通電極が形成されている。

【００２６】他方の透明ガラス基板には、複数の信号ラ
インと複数の走査ラインがマトリックス状に形成されて
おり、これら複数の走査ラインと信号ラインとの各交点
に例えば、ＴＦＴで形成されたスイッチング素子を介し
て画素液晶が接続されている。

【００２７】他方の透明ガラス基板には、各信号ライン
に接続されたソースドライバ（信号側駆動回路）１０及
び各走査ラインに接続されたゲートドライバ（走査側駆
動回路）９が実装されており、ゲートドライバ９及びソ
ースドライバ１０には、コントローラ７からタイミング
信号や各種制御信号が入力されるとともに、データ処理
回路３、４、５からＲ、Ｇ、Ｂの映像信号が入力され
る。

【００２８】したがって、本実施例の液晶表示パネル８
は、アクティブマトリックス型液晶表示パネルであり、
その複数の走査ラインと複数の信号ラインの各交点に
Ｒ、Ｇ、Ｂの画素が接続されたものとなっている。

【００２９】そして、このＲ、Ｇ、Ｂの画素は、例え
ば、走査ライン方向にＲ、Ｇ、Ｂの順に配置されている
とともに、相隣接する走査ライン同士で、デルタ配置さ
れている。したがって、相隣接する走査ライン同士にお
いて、各画素は、半画素分ずつ画素位置がずれている。

【００３０】そして、ゲートドライバ９は、コントロー
ラ７から入力される制御信号に基づいて、１水平走査期
間に２本の走査ラインに順次走査駆動信号を出力して、
１水平走査期間に走査ラインを２本ずつ走査駆動すると
いう、いわゆるペアライン駆動を行う。

【００３１】ソースドライバ１０は、コントローラ７か
ら入力されるタイミング信号及び制御信号に基づいてデ
ータ処理回路３、４、５から入力されるＲ、Ｇ、Ｂの映
像信号をラッチし、当該ラッチした映像信号に対応する
大きさのデータ信号を各信号ラインに供給して、走査さ
れている走査ラインと信号ラインとの交点の画素を表示
駆動する。

【００３２】クロマ回路２には、ビデオ信号が入力さ
れ、このビデオ信号は、同期信号Ｃ−ｓｙｎｃを含んで
いる。クロマ回路２は、入力されるビデオ信号から同期
信号Ｃ−ｓｙｎｃを分離して、コントローラ７に出力
し、また、Ｒ、Ｇ、Ｂの映像信号を取り出して、Ｒの映
像信号をデータ処理回路３に、Ｇの映像信号をデータ処
理回路４に、Ｂの映像信号をデータ処理回路５に、それ
ぞれ出力する。

【００３３】コントローラ７は、ＣＰＵ（Central Proc
essing Unit ）、ＲＯＭ（Read Only Memory）及びＲＡ
Ｍ（Random Access Memory）等を備え、ＲＯＭ内に格納
されているプログラム及びシステムデータを使用して、
クロマ回路２から入力される同期信号Ｃ−ｓｙｎｃに基
づいてタイミング信号や各種制御信号を生成する。

【００３４】コントローラ７は、この生成したタイミン
グ信号や各種制御信号をデータ処理回路３、４、５及び
ゲートドライバ９やソースドライバ１０に出力し、デー
タ処理回路３、４、５及びゲートドライバ９やソースド
ライバ１０の動作を制御する。

【００３５】データ処理回路（データ処理手段）３、
４、５は、全て同様の回路構成であり、Ｒのデータ処理
回路３について図２に基づいて以降説明する。データ処
理回路３は、図２に示すように、Ａ／Ｄ変換回路１１、
ラインメモリ１２、ディレイ回路１３、セレクタ１４、
加算器１５及びＤ／Ａ変換回路１６等を備えており、上
記コントローラ７からのタイミング信号及び制御信号に
基づいて動作する。

【００３６】Ａ／Ｄ変換回路（Ａ／Ｄ変換手段）１１に
は、上記クロマ回路２からＲの映像信号が入力され、Ａ
／Ｄ変換回路１１は、クロマ回路２から入力されるＲの
アナログ映像信号を、所定の走査ラインを基準走査ライ
ンとして、当該基準走査ラインの画素位置のタイミン
グ、例えば、図７に示した走査ラインＡを基準走査ライ
ンとして、走査ラインＡの画素位置のタイミングで、サ
ンプリングして、サンプリングしたアナログ映像信号を
ｎビットのディジタル映像信号にＡ／Ｄ（アナログ／デ
ィジタル）変換して、ラインメモリ１２に出力する。し
たがって、ディジタル映像信号としては、以下、ｎビッ
トのデータ処理が行われる。

【００３７】ラインメモリ（データ記憶手段）１２は、
ＲＡＭ（Random Access Memory）等で構成され、１走査
ライン方向分の画素数に対応するディジタル映像信号を
記憶する容量を有している。ラインメモリ１２は、コン
トローラ７からの制御信号に基づいて、Ａ／Ｄ変換回路
１１から入力されるディジタル映像信号を１走査ライン
分記憶し、また、記憶したディジタル映像信号を順次デ
ィレイ回路１３及びセレクタ１４に出力する。ディレイ
回路（遅延手段）１３は、ラインメモリ１２から入力さ
れるディジタル映像信号を１画素分遅延させ、セレクタ
１４及び加算器１５に出力する。

【００３８】セレクタ１４（選択手段）には、上述のよ
うに、ラインメモリ１２からディジタル映像信号（以
降、現在映像信号ＮＳという。）が入力されるととも
に、ラインメモリ１２から読み出されたディジタル映像
信号よりも１画素分遅延されたディジタル映像信号（以
降、遅延映像信号ＯＳという。）がディレイ回路１３か
ら入力され、セレクタ１４のセレクタ端子には、上記コ
ントローラ７から、図３に示すように、ハイ（「Ｈ」）
とロー（「Ｌ」）に水平走査期間（Ｈ）の１／２の周期
で切り換わるセレクト信号Ｓが入力される。

【００３９】セレクタ１４は、コントローラ７から入力
されるセレクト信号Ｓがハイのとき、ディレイ回路１３
から入力される遅延映像信号ＯＳを選択して加算器１５
へ出力し、選択映像信号ＳＳがローのとき、ラインメモ
リ１２から入力される現在映像信号ＮＳを選択して加算
器１５に出力する。すなわち、セレクタ１４は、セレク
ト信号Ｓに基づいてラインメモリ１２から入力される現
在映像信号ＮＳとディレイ回路１３から入力される遅延
映像信号ＯＳのいずれかを選択して、選択映像信号ＳＳ
として加算器１５に出力する。

【００４０】加算器（演算手段）１５は、セレクタ１４
から入力される選択映像信号ＳＳとディレイ回路１３か
ら入力される遅延映像信号ＯＳを加算し、その加算結果
のデータの最下位１ビットを切り捨てることにより、加
算結果を１／２して、すなわち、選択映像信号ＳＳと遅
延映像信号ＯＳの平均を演算して、その演算結果をＤ／
Ａ変換回路１６に出力する。

【００４１】したがって、加算器１５は、セレクト信号
Ｓがハイで、セレクタ１４から選択映像信号ＳＳとして
現在映像信号ＮＳが入力されると、現在映像信号ＮＳと
遅延映像信号ＯＳの平均値、すなわち、図７に「○」で
示したサンプリング位置である走査ラインＢの画素位置
に対応する映像信号を算出して、Ｄ／Ａ変換回路１６に
出力し、セレクト信号Ｓがローで、セレクタ１４から選
択映像信号ＳＳとして遅延映像信号ＯＳが入力される
と、この遅延映像信号ＯＳとディレイ回路１３から入力
される遅延映像信号ＯＳの平均値を演算、すなわち、図
７に「×」で示したサンプリング位置である走査ライン
Ａの画素位置に対応する映像信号、すなわち、遅延映像
信号ＯＳ自身を演算して、その演算結果をＤ／Ａ変換回
路１６に出力する。

【００４２】Ｄ／Ａ変換回路１６は、加算器１５から入
力されるディジタル映像信号をアナログ映像信号にＤ／
Ａ（ディジタル／アナログ）変換して、Ｒの映像信号と
して図１に示したソースドライバ１０に出力する。な
お、Ｄ／Ａ変換回路１６は、ソースドライバ１０がディ
ジタルデータに基づいて表示動作を行うタイプのもので
あれば、不要であり、加算器１５の演算した演算結果の
ディジタルデータをそのままソースドライバ１０に出力
する。

【００４３】Ｇ用のデータ処理回路４及びＢ用のデータ
処理回路５は、上記Ｒ用のデータ処理回路３と同様に、
クロマ回路２から入力されるＧ及びＢの映像信号につい
て、それぞれ走査ライン方向で隣接する画素の映像信号
の平均値を演算して、Ｇのアナログ映像信号及びＢのア
ナログ映像信号としてソースドライバ１０に出力する。

【００４４】ソースドライバ１０は、データ処理回路
３、４、５から入力されるＲ、Ｇ、Ｂのアナログ映像信
号をコントローラ７から入力されるタイミング信号、具
体的には、シフトクロック信号ＣＫによりシフトされる
スタート信号、に同期してラッチし、ラッチした映像信
号に対応する大きさのデータ信号を液晶表示パネル８の
各信号ラインに出力して、液晶表示パネル８の各画素を
表示駆動する。

【００４５】次に、本実施例の動作を説明する。本実施
例の液晶表示装置１は、液晶表示部６のゲートドライバ
９及びソースドライバ１０として、ペアライン駆動する
従来のものと同様のものを使用し、当該ペアライン駆動
する各走査ラインの画素位置に対応した映像信号を、ソ
ースドライバ１０の前段に配置したデータ処理回路３、
４、５で演算処理することにより生成して、ソースドラ
イバ１０に供給する。

【００４６】すなわち、図１に示したように、ソースド
ライバ１０の前段には、Ｒ、Ｇ、Ｂ用のデータ処理回路
３、４、５が配置されており、データ処理回路３、４、
５は、そのＲ用のデータ処理回路３について図２に示し
たように、そのＡ／Ｄ変換回路１１により、クロマ回路
２から入力されるＲ、Ｇ、Ｂのアナログ映像信号を基準
走査ラインである図７に「×」で示した走査ラインＡの
画素タイミングでサンプリングして、ディジタル変換し
た後、ラインメモリ１２に記憶する。

【００４７】このラインメモリ１２に記憶したディジタ
ル映像信号を、１水平走査を２回行う周期に同期して読
み出して、現在映像信号ＮＳとしてディレイ回路１３及
びセレクタ１４に出力し、ディレイ回路１３は、この現
在映像信号ＮＳを１画素分遅延させて、遅延映像信号Ｏ
Ｓとしてセレクタ１４に出力する。

【００４８】セレクタ１４には、図３に示したように、
１水平走査期間の半周期毎にハイとローに切り換わるセ
レクト信号Ｓがコントローラ７から入力されており、セ
レクタ１４は、図３に示すように、セレクト信号Ｓがロ
ーのとき、遅延映像信号ＯＳを、セレクト信号Ｓがハイ
のとき、現在映像信号ＮＳを、それぞれ選択映像信号Ｓ
Ｓとして選択して、加算器１５に出力する。

【００４９】加算器１５は、セレクタ１４から入力され
る選択映像信号ＳＳとディレイ回路１３から入力される
遅延映像信号ＯＳを加算した後、最下位ビットを切り捨
てることにより、１／２に乗算して、選択映像信号ＳＳ
と遅延映像信号ＯＳの平均値を算出して、Ｄ／Ａ変換回
路１６に出力する。

【００５０】すなわち、加算器１５は、セレクト信号Ｓ
がローのときには、選択映像信号ＳＳとしてセレクタ１
４から入力される遅延映像信号ＯＳと、Ｄ／Ａ変換回路
１３から入力される遅延映像信号ＯＳと、の平均値の映
像信号、結果として遅延映像信号ＯＳ自身、を演算し
て、Ｄ／Ａ変換回路１６に出力し、セレクト信号Ｓがハ
イのときには、セレクト信号Ｓとしてセレクタ１４から
入力される現在映像信号ＮＳと、Ｄ／Ａ変換回路１３か
ら入力される遅延映像信号ＯＳと、の平均値の映像信
号、すなわち、相隣接する画素位置の現在映像信号ＮＳ
の中間の画素位置の映像信号を算出して、Ｄ／Ａ変換回
路１６に出力する。

【００５１】Ｄ／Ａ変換回路１６は、加算器１５から入
力されるディジタル映像信号をＤ／Ａ変換して、ソース
ドライバ１０に出力する。すなわち、データ処理回路
３、４、５は、図４（ａ）に示すように、それぞれ図７
に示した走査ラインＡを基準走査ラインとして、走査ラ
インＡの画素位置のタイミングで入力されるアナログ映
像信号をサンプリングして、ディジタル変換した後、ラ
インメモリ１２に格納し、このラインメモリ１２から倍
速度でディジタル映像信号を読み出して、Ｄ／Ａ変換回
路１３及びセレクタ１４を利用して、加算器１５によ
り、図４に示すように、走査ラインＡに対応する映像信
号から、走査ラインＡ自身の画素位置に対応する映像信
号（図４（ｂ）に対応している。）と、走査ラインＡと
半画素分ずれた走査ラインＢの画素位置に対応する映像
信号（図４（ｃ）に対応している。）と、を演算により
生成している。

【００５２】データ処理回路３、４、５は、フレームメ
モリという大容量で、高価なメモリを使用することな
く、また、Ａ／Ｄ変換回路１１により、１水平走査期間
の倍速度でサンプリングすることなく、基準走査ライン
である走査ラインＡの画素位置のタイミングのみで、映
像信号をサンプリングすれば良く、安価な回路構成で、
各走査ラインの画素位置に対応した映像信号を生成し
て、ソースドライバ１０に供給することができる。

【００５３】ソースドライバ１０は、データ処理回路
３、４、５から入力される映像信号を、従来と同様に、
ペアライン駆動のタイミングでラッチして、ゲートドラ
イバ９により、１水平走査期間に２本ずつ走査駆動され
ている走査ラインと信号ラインとの交点の画素にデータ
信号として供給し、当該画素を表示駆動する。

【００５４】このように、本実施例によれば、データ処
理手段であるデータ処理回路３、４、５が、入力される
アナログのＲ、Ｇ、Ｂの映像信号を１水平走査期間に走
査駆動する２本の走査ラインのうち所定の基準走査ライ
ンＡにおけるＲ、Ｇ、Ｂの画素位置に対応するタイミン
グでサンプリングし、当該サンプリングしたＲ、Ｇ、Ｂ
の映像信号から１水平走査期間に走査駆動する他の走査
ラインＢの各画素の映像信号を、基準走査ラインＡの画
素位置から当該他の走査ラインＢの画素位置までのずれ
量に対応させて算出して、信号側駆動回路であるソース
ドライバ１０に出力する。

【００５５】したがって、映像信号のサンプリング周波
数を上げることなく、基準の走査ラインＡの画素位置に
対応するタイミングでサンプリングした映像信号（現在
映像信号ＮＳ）に基づいて、１水平走査期間に走査駆動
する他の走査ラインＢの各画素位置に対応する映像信号
を演算により生成して、この生成した映像信号により表
示駆動することができ、液晶表示装置を、安価で、高精
細、かつ、高画質なものとすることができる。

【００５６】また、本実施例よれば、データ処理回路
を、１水平走査期間に走査駆動される２本の走査ライン
のうち一本を基準走査ラインＡとして入力されるＲ、
Ｇ、Ｂの映像信号をサンプリングしてＡ／Ｄ変換するＡ
／Ｄ変換回路（Ａ／Ｄ変換手段）１１と、このＡ／Ｄ変
換したディジタル映像信号を１水平走査分記憶するライ
ンメモリ（データ記憶手段）１２と、ラインメモリ１２
の出力するディジタル映像信号を１画素分遅延させるデ
ィレイ回路（遅延手段）１３と、ラインメモリ１２の出
力するディジタル映像信号（現在映像信号ＮＳ）とディ
レイ回路１３の出力するディジタル映像信号（遅延映像
信号ＯＳ）のいずれかを選択して出力するセレクタ（選
択手段）１４と、セレクタ１４の選択したディジタル映
像信号（選択映像信号ＳＳ）とラインメモリ１２の出力
するディジタル映像信号（現在映像信号ＮＳ）を加算し
た後、２で除算し、セレクタ１４の選択結果に応じて、
基準走査ラインＡの画素の映像信号及び他の走査ライン
Ｂの画素の映像信号として出力する加算器（演算手段）
１５と、で形成しているので、１水平走査期間に半画素
分位置ずれた２本の走査ラインを順次走査駆動するペア
ライン駆動を行う液晶表示装置１を、簡単な回路で、良
好な表示品質なものとすることができ、より一層安価
で、高精細、かつ、高画質なものとすることができる。

【００５７】図５及び図６は、本発明の液晶表示装置の
他の実施例を示す図であり、本実施例は、Ｒ、Ｇ、Ｂの
映像信号をＲＧＢ混合映像信号として処理するものであ
る。

【００５８】なお、本実施例の説明において、上記実施
例の図１、図２に示した液晶表示装置１及びデータ処理
回路３、４、５と同一の構成部分には、同一の符号を付
して、その説明を省略する。

【００５９】本実施例の液晶表示装置２０は、図５に示
すように、クロマ回路２、アナログマルチプレクサ２
１、１個のデータ処理回路２２、表示部６及びコントロ
ーラ７を備えており、クロマ回路２、表示部６及びコン
トローラ７は、上記実施例と同一の構成である。

【００６０】クロマ回路２は、上記同様に、同期信号Ｃ
−ｓｙｎｃをコントローラ７に出力するとともに、分離
したＲ、Ｇ、Ｂのアナログ映像信号をアナログマルチプ
レクサ２１に出力する。

【００６１】アナログマルチプレクサ２１は、クロマ回
路２から入力されるＲ、Ｇ、Ｂのアナログ映像信号を所
定の順番で混合して、図６に示すように、ＲＧＢ混合映
像信号を生成し、生成したＲＧＢ混合映像信号をデータ
処理回路２２に出力する。

【００６２】データ処理回路２２は、図示しないが、図
２に示したデータ処理回路３と同様回路構成であり、同
様の動作処理を行う。但し、入力される映像信号が図６
に示したＲＧＢ混合映像信号であり、Ａ／Ｄ変換回路１
１は、Ｒ、Ｇ、Ｂのそれぞれについて、図６に示すＲ、
Ｇ、Ｂのタイミングで、かつ、基準走査ラインである走
査ラインＡの画素タイミングで、ＲＧＢ混合映像信号を
サンプリングして、サンプリングしたＲ、Ｇ、Ｂのアナ
ログ映像信号をディジタル変換した後、ラインメモリ１
２に出力する。

【００６３】ラインメモリ１２以降の処理は、上記図２
のデータ処理回路３と同様であり、データ処理回路２２
は、ペアライン駆動される基準走査ラインＡの画素位置
の映像信号と、他の走査ラインＢの画素位置の映像信号
と、を演算により生成して、Ｄ／Ａ変換して後、ソース
ドライバ１０に出力する。

【００６４】したがって、本実施例によれば、１つのデ
ータ処理回路２２により、ペアライン駆動する２本の走
査ラインのそれぞれの画素位置に対応したＲ、Ｇ、Ｂの
映像信号を生成して、ソースドライバ１０に供給するこ
とができ、液晶表示装置２０をより一層安価なものとす
ることができる。

【００６５】以上、本発明者によってなされた発明を好
適な実施例に基づき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００６６】例えば、上記実施例においては、ペアライ
ン駆動する場合について説明したが、これに限るもので
はなく、例えば、１水平走査期間に３本以上の走査ライ
ンを走査駆動する場合にも同様に適用することができ
る。

【００６７】例えば、図７に示したＡ、Ｂ、Ｃの３本の
走査ラインを１水平走査期間に順次走査駆動する場合に
は、ラインメモリ１２から３倍周期で映像信号を読み出
し、３倍周期でロー、ハイ、ローと切り換わるセレクト
信号Ｓをセレクタ１４に入力することにより、走査ライ
ンＡ及び走査ラインＢに対応した映像信号を、上記実施
例と同様に生成することができ、走査ラインＣに対応し
た映像信号については、走査ラインＡの映像信号と同じ
映像信号を生成することができる。

【００６８】また、上記実施例においては、ペアライン
駆動する２本の走査ラインの画素が半画素分ずれている
場合について説明したが、これに限るものではなく、画
素位置のずれ量に応じて、演算処理することにより、画
素位置のずれ量に対応した値の映像信号を生成すること
ができる。

【００６９】

【発明の効果】本発明の液晶表示装置によれば、液晶表
示パネルは、マトリックス状に形成された複数の走査ラ
インと複数の信号ラインの各交点にＲ、Ｇ、Ｂの画素が
形成され、このＲ、Ｇ、Ｂの画素が、相隣接する所定本
数の走査ラインにおいて、所定画素分ずれた位置に形成
されている。

【００７０】この液晶表示パネルの複数本の走査ライン
に、走査側駆動回路が、１水平走査期間に複数本の走査
ラインに順次走査駆動信号を出力して、１水平走査期間
に複数本の走査ラインを走査駆動し、信号側駆動回路
が、入力されるＲ、Ｇ、Ｂの映像信号に基づいて信号ラ
インにデータ信号を出力して、表示駆動するが、データ
処理手段が、入力されるアナログのＲ、Ｇ、Ｂの映像信
号を前記１水平走査期間に走査駆動される走査ラインの
うち所定の基準走査ラインにおける前記Ｒ、Ｇ、Ｂの画
素位置に対応するタイミングでサンプリングし、当該サ
ンプリングしたＲ、Ｇ、Ｂの映像信号から前記１水平走
査期間に走査駆動される他の走査ラインの各画素の映像
信号を、前記基準走査ラインの画素位置から当該他の走
査ラインの画素位置までのずれ量に対応させて算出し
て、前記信号側駆動回路に出力する。

【００７１】したがって、映像信号のサンプリング周波
数を上げることなく、基準の走査ラインの画素位置に対
応するタイミングでサンプリングした映像信号に基づい
て、１水平走査期間に走査駆動する他の走査ラインの各
画素位置に対応する映像信号を演算により生成して、こ
の生成した映像信号により表示駆動することができ、液
晶表示装置を、安価で、高精細、かつ、高画質なものと
することができる。

【００７２】この場合、請求項２に記載するように、走
査側駆動回路が、１水平走査期間に走査ラインを２本ず
つ走査駆動し、データ処理手段が、１水平走査期間に走
査駆動される２本の走査ラインのうち一本を基準走査ラ
インとしてＲ、Ｇ、Ｂの映像信号をサンプリングし、他
方の走査ラインのＲ、Ｇ、Ｂの各画素の映像信号を、基
準走査ラインの画素位置から当該他の走査ラインの画素
位置までのずれ量に対応させて算出するようにすると、
１水平走査期間に所定画素分位置ずれした２本の走査ラ
インを走査駆動するペアライン駆動を行う液晶表示装置
を安価で、高精細、かつ、高画質なものとすることがで
きる。

【００７３】また、請求項３に記載するように、前記液
晶表示パネルが、Ｒ、Ｇ、Ｂの各画素が相隣接する２本
の走査ラインにおいて、半画素分ずれた位置に形成さ
れ、前記走査側駆動回路が、１水平走査期間に前記走査
ラインを２本ずつ走査駆動する液晶表示パネルにおい
て、前記データ処理手段が、１水平走査期間に走査駆動
される２本の走査ラインのうち１本を基準走査ラインと
して入力されるＲ、Ｇ、Ｂのアナログ映像信号をサンプ
リングしてＡ／Ｄ変換するＡ／Ｄ変換手段と、Ａ／Ｄ変
換手段の変換したディジタル映像信号を１水平走査分記
憶するデータ記憶手段と、データ記憶手段の出力するデ
ィジタル映像信号を１画素分遅延させる遅延手段と、デ
ータ記憶手段の出力するディジタル映像信号と前記遅延
手段の出力するディジタル映像信号のいずれかを選択し
て出力する選択手段と、選択手段の選択したディジタル
映像信号と前記データ記憶手段の出力するディジタル映
像信号を加算した後、２で除算し、選択手段の選択結果
に応じて、基準走査ラインの画素の映像信号及び他の走
査ラインの画素の映像信号として出力する演算手段と、
を備えたものとすると、１水平走査期間に半画素分位置
ずれした２本の走査ラインを走査駆動するペアライン駆
動を行う液晶表示装置を、簡単な回路で、良好な表示品
質のものとすることができ、より一層安価で、高精細、
かつ、高画質なものとすることができる。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の一実施例の回路ブロッ
ク図。

【図２】図１のデータ処理回路の詳細な回路ブロック
図。

【図３】図１のコントローラからデータ処理回路に出力
されるセレクト信号Ｓのタイミング図。

【図４】図２のラインメモリから出力される映像信号
（ａ）及びセレクト信号Ｓの値に応じて加算器から出力
される映像信号（ｂ）、（ｃ）を示す図。

【図５】本発明の液晶表示装置の他の実施例の回路ブロ
ック図。

【図６】図５のアナログマルチプレクサからデータ処理
回路に入力されるＲＧＢ混合映像信号の波形図。

【図７】液晶表示パネルの画素位置と映像信号のサンプ
リングタイミングを示す図。

【符号の説明】

１ 液晶表示装置 ２ クロマ回路 ３、４、５ データ処理回路 ６ 液晶表示部 ７ コントローラ ８ 液晶表示パネル ９ ゲートドライバ １０ ソースドライバ １１ Ａ／Ｄ変換回路 １２ ラインメモリ １３ ディレイ回路 １４ セレクタ １５ 加算器 １６ Ｄ／Ａ変換回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】マトリックス状に形成された複数の走査ラ
   インと複数の信号ラインの各交点にＲ、Ｇ、Ｂの画素が
   形成され、前記Ｒ、Ｇ、Ｂの画素が、相隣接する所定本
   数の前記走査ラインにおいて、所定画素分ずれた位置に
   形成された液晶表示パネルと、 １水平走査期間に前記液晶表示パネルの複数本の走査ラ
   インに順次走査駆動信号を出力して、１水平走査期間に
   複数本の走査ラインを走査駆動する走査側駆動回路と、 入力されるＲ、Ｇ、Ｂの映像信号に基づいて前記信号ラ
   インにデータ信号を出力する信号側駆動回路と、 入力されるアナログのＲ、Ｇ、Ｂの映像信号を前記１水
   平走査期間に走査駆動される複数本の走査ラインのうち
   所定の基準走査ラインにおける前記Ｒ、Ｇ、Ｂの画素位
   置に対応するタイミングでサンプリングし、当該サンプ
   リングしたＲ、Ｇ、Ｂの映像信号から前記１水平走査期
   間に走査駆動される他の走査ラインの各画素の映像信号
   を、前記基準走査ラインの画素位置から当該他の走査ラ
   インの画素位置までのずれ量に対応させて算出して、前
   記信号側駆動回路に出力するデータ処理手段と、 を備えたことを特徴とする液晶表示装置。
2. 【請求項２】前記走査側駆動回路は、 １水平走査期間に前記走査ラインを２本ずつ走査駆動
   し、 前記データ処理手段は、 前記１水平走査期間に走査駆動される２本の走査ライン
   のうち１本を基準走査ラインとしてＲ、Ｇ、Ｂの映像信
   号をサンプリングし、他方の走査ラインのＲ、Ｇ、Ｂの
   各画素の映像信号を、前記基準走査ラインの画素位置か
   ら当該他の走査ラインの画素位置までのずれ量に対応さ
   せて算出することを特徴とする請求項１記載の液晶表示
   装置。
3. 【請求項３】前記液晶表示パネルは、 前記Ｒ、Ｇ、Ｂの各画素が前記相隣接する２本の走査ラ
   インにおいて、半画素分ずれた位置に形成され、 前記走査側駆動回路は、 １水平走査期間に前記走査ラインを２本ずつ走査駆動
   し、 前記データ処理手段は、 前記１水平走査期間に走査駆動される２本の走査ライン
   のうち１本を基準走査ラインとして前記入力されるＲ、
   Ｇ、Ｂのアナログ映像信号をサンプリングしてＡ／Ｄ変
   換するＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段の変換したディジタル映像信号を１
   水平走査分記憶するデータ記憶手段と、 前記データ記憶手段の出力するディジタル映像信号を１
   画素分遅延させる遅延手段と、 前記データ記憶手段の出力するディジタル映像信号と前
   記遅延手段の出力するディジタル映像信号のいずれかを
   選択して出力する選択手段と、 前記選択手段の選択したディジタル映像信号と前記デー
   タ記憶手段の出力するディジタル映像信号を加算した
   後、２で除算し、前記選択手段の選択結果に応じて、前
   記基準走査ラインの画素の映像信号及び他の走査ライン
   の画素の映像信号として出力する演算手段と、 を備えたことを特徴とする請求項１記載の液晶表示装
   置。