JPH0758293A - 絶縁ゲート型半導体装置およびそれを用いた駆動回路装置ならびに電子システム - Google Patents

絶縁ゲート型半導体装置およびそれを用いた駆動回路装置ならびに電子システム

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JPH0758293A
JPH0758293A JP5204364A JP20436493A JPH0758293A JP H0758293 A JPH0758293 A JP H0758293A JP 5204364 A JP5204364 A JP 5204364A JP 20436493 A JP20436493 A JP 20436493A JP H0758293 A JPH0758293 A JP H0758293A
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春虎 庄野
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Abstract

(57)【要約】 【目的】 保護回路内蔵絶縁ゲート型半導体装置の保護
機能が働く条件の拡大と加熱遮断の向上と誤動作防止と
使い勝手の向上を図ることにある。 【構成】 本発明の絶縁ゲート型半導体装置は、電力用
絶縁ゲート型半導体素子（Ｍ９）と、該電力用絶縁ゲー
ト型半導体素子を制御する保護回路用ＭＯＳＦＥＴ（Ｍ
１〜Ｍ７）と、定電圧回路用ダイオード（Ｄ２ａ〜Ｄ２
ｆ）の順方向電圧を利用した定電圧回路と、該定電圧回
路の電源電圧の上限を制御する電圧制限用のダイオード
（Ｄ１とＤ０ａ〜Ｄ０ｄ）とを具備し、該電圧制限用の
ダイオードの電力が前記電力用絶縁ゲート型半導体素子
の外部ゲート端子から供給されることを特徴とするもの
である。 【効果】 本発明によれば、保護回路内蔵絶縁ゲート型
半導体装置の信頼度を向上と使い勝手の向上を図れると
いう効果がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳＦＥＴやＩ
ＧＢＴ(Insulated gate bipolar transistor) 等の絶縁
ゲート型半導体装置に係り、特に、保護機能をチップ上
に具備する絶縁ゲート型半導体装置の信頼性向上を図っ
た電力用絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴと称されている大電
力を扱う絶縁ゲート型電界効果トランジスタにおいて、
その信頼性向上のために同一チップ上に過熱遮断回路を
内蔵した例が、特開昭６３−２２９７５８号公報に開示
されている。この従来例では外部ゲート端子と外部ソー
ス端子との間に抵抗とツェナーダイオードを直列接続
し、前記ツェナーダイオードの両端に定電圧を発生さ
せ、この両端の外部ソース端子側に抵抗を接続し、外部
ゲート端子側にダイオードを接続し、前記抵抗とダイオ
ードの分圧変動で温度検出を行っている。素子過熱時に
は前記抵抗の両端にゲートとソースを接続した保護回路
用ＭＯＳＦＥＴがオンし、本体のパワーＭＯＳＦＥＴを
遮断させる。この従来の過熱遮断回路では、外部ゲート
電圧変動に対する前記保護回路用ｎチャネルＭＯＳＦＥ
Ｔのゲート・ソース間電圧変動が大きいため、ゲート電
圧の変動が過熱遮断温度の変動に結び付きやすい。
【０００３】
【発明が解決しようとする課題】上記従来技術において
は、ゲート電圧の変動に対する遮断温度の変動を低減す
るため定電圧回路には前記ツェナーダイオードだけを用
いていた。しかし、本発明者等の検討により、以下のこ
とが明らかとなった。
【０００４】（課題１）ツェナーダイオードの場合、耐
圧が７Ｖ程度以下になるとソフトブレークダウンする。
このため、外部ゲート電圧が５Ｖ前後で使用する場合に
は遮断温度が外部ゲート電圧の変動を受けやすくなる。
したがって、素子のばらつきも考慮すると外部ゲート端
子に許容される電圧範囲は４Ｖから７Ｖ程度以下と狭く
なる。
【０００５】（課題２）ゲート電圧が負になったときに
は外部ドレイン端子から外部ゲート端子へ寄生バイポー
ラトランジスタの動作によるリーク電流が流れるため、
ソースフォロア回路には使用できない。
【０００６】（課題３）ドレイン電圧が負になると寄生
バイポーラトランジスタの動作により保護回路用のＭＯ
ＳＦＥＴのドレインから外部ソース端子に電流が流れ
る。
【０００７】（課題４）負荷短絡事故のときのように急
激にドレイン電流が流れる場合には、ソースパッド部が
最も温度が高くなるため温度検出素子の位置はソースパ
ッドとの位置関係で決定する必要がある。
【０００８】本発明は上記の如き検討結果を基になされ
たものであり、その目的とするところは信頼性が高く使
い勝手が良い保護回路機能を備えた絶縁ゲート型半導体
装置を提供することにある
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の一実施形態による絶縁ゲート型半導体装置
は、 （手段１） 電力用絶縁ゲート型半導体素子（Ｍ９）
と、該電力用絶縁ゲート型半導体素子のゲート電流を制
御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、第１
のダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧を利用し
た定電圧回路と、該定電圧回路の電源電圧の上限を制限
する電圧制限手段（Ｄ１とＤ０ａ〜Ｄ０ｄ）とを具備
し、該定電圧制限手段の電力が前記電力用絶縁ゲート型
半導体素子の外部ゲート端子から供給されることを特徴
とするものである（図１）。
【００１０】（手段２） 電力用絶縁ゲート型半導体素
子（Ｍ９）と、該電力用絶縁ゲート型半導体素子を制御
する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、上記保
護回路用ＭＯＳＦＥＴのドレイン・ボディ間ダイオード
と逆方向に接続された第３のダイオード（Ｄ５〜Ｄ７）
と、前記電力用半導体素子の外部ゲート端子と外部ソー
ス端子（外部エミッタ端子）の間に接続された第４のダ
イオード（Ｄ０ａ〜Ｄ０ｄ）を具備し、外部ゲート端子
電圧が変化しても上記第３のダイオードが降伏しないよ
うに上記第４のダイオードに電流が流れ外部ゲート端子
と外部ソース端子の電圧をクランプすることを特徴とす
るものである（図１）。
【００１１】（手段３） 外部ドレイン電圧が負になっ
たときに前記第１の保護回路用ＭＯＳＦＥＴ（Ｍ１）の
ゲート・ソース間電圧を低減する手段を設けたことを特
徴とするものである（図１）。
【００１２】（手段４） 電力用絶縁ゲート型半導体素
子と、温度検出回路と、規定温度以上に達したときに上
記電力用絶縁ゲート型半導体素子の電流を制限するゲー
ト遮断回路とを具備する絶縁ゲート型半導体装置におい
て、前記温度検出回路に用いる温度検出用素子を前記温
度検出素子以外の保護回路領域と前記電力用絶縁ゲート
型半導体素子の外部ソース端子用パッドの間の領域（Ｐ
１〜Ｐ７で包含する領域）に形成したことを特徴とする
ものである（図２）。さらに限定するならば、上記温度
検出用素子を上記電力用絶縁ゲート型半導体素子の外部
ソース端子用パッドから３００μｍ以内のところに配置
したことを特徴とするものである（図２）。
【００１３】
【作用】本発明の代表的な実施形態では、 （作用１） 第１のダイオード（Ｄ２ａ〜Ｄ２ｆ）の順
方向電圧により３Ｖ程度の定電圧を発生し、外部ゲート
電圧が１０Ｖ程度以上になった場合には逆方向接続ダイ
オード等（Ｄ１とＤ０ａ〜Ｄ０ｄ）により上記定電圧回
路のゲート電圧依存性を抑制できる（図１）。
【００１４】（作用２） Ｄ５〜Ｄ７、Ｄ０ａ〜Ｄ０の
耐圧と順方向電圧降下が次式を満足する場合、保護回路
用ＭＯＳＦＥＴ（Ｍ１からＭ７）のドレイン・ボディ間
ダイオードが順バイアスされることが防止でき、パワー
ＭＯＳＦＥＴのドレインからゲートへ寄生バイポーラト
ランジスタの動作により電流が流れることを防止でき
る。
【００１５】ＢＶ（Ｄ５）、ＢＶ（Ｄ６）、ＢＶ（Ｄ
７）＞Ｖｆ（Ｄ０ａ）＋ＢＶ（Ｄ０ｂ）＋Ｖｆ（Ｄ０
ｃ）＋Ｖｆ（Ｄ０ｄ）（図１） （作用３） 遮断回路が働いた状態でパワーＭＯＳＦＥ
Ｔのドレイン電圧が負になると寄生バイポーラトランジ
スタが動作し、最悪の場合ラッチ情報が消失する。その
後、パワーＭＯＳＦＥＴのドレイン電圧が正になって
も、チップが冷却してない場合には遮断回路を動作させ
なければならないがＭ５の追加によりパワーＭＯＳＦＥ
Ｔのドレイン電圧が負になった場合にＭ５のドレイン電
圧はゼロボルトに向かうため、Ｍ１はオフしやすくす
る。このため、遮断回路が働きやすくなる（図１）。
【００１６】（作用４） 通常のパワーＭＯＳＦＥＴの
場合、半導体表面には金属電極層が１層だけである。こ
の１層の金属電極層でパワーＭＯＳＦＥＴのソース電極
層と温度検出用素子等の回路配線を形成する必要があ
る。温度検出用素子を前記温度検出素子以外の保護回路
領域と前記電力用絶縁ゲート型半導体素子の外部ソース
端子用パッドの間の領域に形成することにより、負荷短
絡事故の場合に半導体チップ内で最も温度が上昇しやす
いソースパッド近傍に温度検出用素子を近づけられると
同時に、パワーＭＯＳＦＥＴのソース電極層が寸断され
にくくなるためソース電極層の抵抗増加を防止できる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して、よ
り詳細に説明する。
【００１８】図１は本発明の第１の実施例の半導体装置
の回路図である。本発明の半導体装置はパワーＭＯＳＦ
ＥＴ部（Ｍ９）の過熱または過電流による素子破壊を防
止するために、Ｍ９と同一チップ上に過熱保護ならびに
過電流保護回路を内蔵している。
【００１９】本実施例の半導体装置は、ゲート保護回
路、定電圧回路、温度検出回路、ラッチ回路、ゲート遮
断回路、過電流保護回路そしてパワーＭＯＳＦＥＴから
構成される。
【００２０】温度検出回路は温度検出用素子として多結
晶シリコンダイオードＤ３ａ〜Ｄ３ｇを用いている。本
実施例の多結晶シリコンダイオードの順方向電圧Ｖｆは
一個当り約−1.５ｍＶ／℃の温度特性を有する。このた
め、チップ温度が上昇すると多結晶シリコン抵抗Ｒ１と
多結晶シリコンダイオードＤ３ａ〜Ｄ３ｇの接続点の電
圧が低下し、この電圧がＭ１のしきい電圧以下に下がる
とＭ１がオフし、遮断回路が動作する。
【００２１】ラッチ回路の抵抗Ｒ４は抵抗Ｒ３より約１
桁程度高く設定する。このため、半導体チップが高温に
なっていない場合にはゲート端子に正の電圧が印加され
ると、ラッチ回路の出力は低電位になりゲート遮断回路
は働かない。
【００２２】ゲート遮断回路では、温度検出回路により
温度上昇が検出され、ラッチ回路の出力が低電位から高
電位になった時、Ｍ６がオンし、パワーＭＯＳＦＥＴＭ
９をオフする。一旦過熱遮断回路が動作するとラッチ回
路の出力が高電位になり遮断状態が保持されるため、チ
ップ温度が低下してもＭ９のゲート電圧は低電位に保持
する。パワーＭＯＳＦＥＴＭ９を再びオンさせるために
は一旦外部ゲート端子の電圧をゼロボルト付近まで低下
し、ラッチ回路をリセットする必要がある。
【００２３】過電流保護回路はメイン用ＭＯＳＦＥＴＭ
９の約１０００分の１程度以下のゲート幅（例えば９０
０μｍ）を有するセンス用ＭＯＳＦＥＴＭ８のドレイン
電流でＭ９のドレイン電流をモニタし、Ｍ９に過電流が
流れた場合にはＭ７がオンし、Ｍ９のゲート電圧を下げ
てＭ９のドレイン電流を制限する。
【００２４】本実施例の第１の特徴は、ゲート端子の正
電圧を２０Ｖ以下に制限するゲート保護用多結晶シリコ
ンダイオードＤ０ａ、Ｄ０ｃ、Ｄ０ｄの他に多結晶シリ
コンダイオードＤ２ａ〜Ｄ２ｆの順方向電圧を利用した
定電圧回路を設け、この電圧Ｖｚ１を用いて温度検出回
路を動作している点にある。また、本実施例では温度検
出回路のゲート電圧依存性をさらに低減するために、多
結晶シリコンダイオードＤ１によりＶｚ２を約８Ｖ以下
に制限している点にある。なお、本実施例では定電圧回
路用のダイオードＤ２ａ〜Ｄ２ｆと温度検出用のダイオ
ードＤ３ａ〜Ｄ３ｇが同一方向に配列されているためダ
イオードの素子ばらつきを相殺するように働くという効
果がある。
【００２５】ダイオードの降伏特性は耐圧が６Ｖ程度以
下ではソフトブレークダウンとなり良好な定電圧回路が
得られない。本実施例では多結晶シリコンの順方向電圧
を利用することによりゲート端子電圧の変化に対するＶ
ｚ１の変化を抑制し、３Ｖ程度以下に定電圧化できた。
このため、過熱遮断回路が正常動作するゲート端子電圧
の下限値を従来の４Ｖ程度から３Ｖ程度に拡大できると
いう効果がある。さらに、多結晶シリコンダイオードＤ
１の降伏電圧を利用した定電圧化手段は、Ｖｚ１のゲー
ト端子依存性を低減するのみでなく、温度検出回路の出
力電源電圧Ｖｚ２のゲート端子電圧依存性を抑えること
ができた。このため、過熱遮断回路が正常動作するゲー
ト端子電圧の上限値は従来の７Ｖ程度から１８Ｖ以上に
拡大できるという効果がある。
【００２６】図１１に本発明の定電圧回路がある場合と
定電圧回路がない従来回路の場合に関して遮断温度のゲ
ート端子電圧依存性を示す。本発明の定電圧回路の内蔵
化により外部ゲート端子電圧が変化したときの遮断温度
の変動が抑えられるため信頼性向上が図れ、使用可能な
ゲート電圧範囲が拡大することにより使い勝手が向上す
るという効果がある。具体的には、従来はゲート電圧を
３Ｖ変化させただけ遮断温度は２０℃程度変化していた
が、本発明によればゲート電圧を１０Ｖ以上変化させる
まで同レベルの遮断温度変化はない。すなわち、本発明
によれば、製造マージンを考慮したときゲート電圧を１
０Ｖ変化させたときの遮断温度の変化を３０℃以下に抑
えられる。よって、５Ｖ電源用にも１２Ｖ電源用にも同
一素子で使用できるため使い勝手が向上し、信頼性も向
上するという効果がある。
【００２７】本実施例の第２の特徴は、温度検出回路の
入力電源電圧Ｖｚ１より温度検出回路の出力電源電圧Ｖ
ｚ２を高くするため抵抗Ｒ０ｃを設けている点である。
Ｖｚ１は外部ゲート端子電圧が３Ｖ程度に下がった場合
でも過熱遮断回路が正常動作できるように低い値で定電
圧化する必要がある。これに対し、Ｖｚ２はラッチ回路
を高速動作するためにＭ２のゲートにはＶｚ１より高い
電圧を印加しなければならない。
【００２８】本実施例の第３の特徴は、温度検出用のＭ
ＯＳＦＥＴＭ１のチャネル長をゲート遮断回路用ＭＯＳ
ＦＥＴＭ６のチャネル長より長くしている点である。す
なわち、Ｍ１のチャネル長はしきい電圧のばらつきが充
分小さくなるように長く取り、温度検出精度を向上する
のに対し、しきい電圧のばらつきが遮断温度の変動に影
響が小さいＭ６のチャネル長は短くして電流駆動能力を
増加する。これにより、遮断温度精度の劣化を防止した
まま保護回路部の面積低減が図れるという効果がある。
なお、Ｍ６のしきい電圧をＭ１のしきい電圧より低くし
た場合にも同様の効果が図れる。
【００２９】本実施例の第４の特徴は、温度検出用ダイ
オードＤ３ａ〜Ｄ３ｇを温度検出回路ＭＯＳＦＥＴＭ１
のゲート・ドレイン側でなくゲート・ソース間に配置し
てある点である。ゲート端子電圧の変動によりＶｚ１が
変動した場合、その変動はダイオードＤ３ａ〜Ｄ３ｇの
両端の電圧変化でなく抵抗Ｒ１の両端の電圧変化とな
る。このため、本実施例の場合には従来回路（特開昭６
３−２２９７５８号公報記載）に比べ遮断温度のゲート
電圧依存性を低減できる。
【００３０】本実施例の第５の特徴は、Ｍ９の遮断に使
用するゲート遮断回路用ＭＯＳＦＥＴＭ６のゲート電圧
用電源Ｖｚ３を温度検出回路の出力電源電圧Ｖｚ２より
高くするため抵抗Ｒ０ｂを設けている点である（Ｒ０ａ
＝０でも良い）。これにより、遮断回路の応答速度を高
速化できるという効果がある。
【００３１】本実施例の第６の特徴は、ゲート端子電圧
が負になっても、保護回路用ＭＯＳＦＥＴＭ１〜Ｍ７の
ドレイン・ボディ間にある寄生ダイオードが順バイアス
されることを防止するため、多結晶シリコンダイオード
Ｄ５、Ｄ６、Ｄ７を設け、さらにこのＤ５〜Ｄ６が降伏
することを防止するために、電流経路Ｄ０ａ〜Ｄ０ｄを
設けている点である。
【００３２】保護回路用ＭＯＳＦＥＴのドレイン・ボデ
ィ間ダイオード（図５のｎ型領域１３ａとｐ型領域４で
構成されるｐｎ接合ダイオード）が順バイアスされる
と、パワーＭＯＳＦＥＴのドレイン（図５のｎ型領域
２）をコレクタとする寄生ｎｐｎトランジスタが動作
し、ドレイン端子からゲート端子に電流が流れるという
問題が生じる。ゲート・ソース間に電流が流れることを
防止するため多結晶シリコンダイオードＤ５〜Ｄ７を追
加しただけではこれらのダイオードの耐圧以上に外部ゲ
ート端子に負の電圧が印加された場合（たとえばＶｇｓ
＝−１０Ｖ程度以下）には結局上述の寄生ｎｐｎトラン
ジスタが動作してしまうという問題がある。本実施例の
ポイントは、外部ソース端子から外部ゲート端子に電流
が流れるのを防止するのではなく、保護回路用ＭＯＳＦ
ＥＴの寄生ダイオードが順バイアスされるのを防止する
ためにこれとは別の電流経路を外部ソース端子と外部ゲ
ート端子の間に設けたことにある（本実施例ではゲート
保護回路を上記電流経路とした）。これを実現するため
に、Ｄ５〜Ｄ７、Ｄ０ａ〜Ｄ０ｄのダイオードの耐圧と
順方向電圧は以下の条件を満足するように設定される。
【００３３】ＢＶ（Ｄ５），ＢＶ（Ｄ６），ＢＶ（Ｄ
７）＞Ｖｆ（Ｄ０ａ）＋ＢＶ（Ｄ０ｂ）＋Ｖｆ（Ｄ０
ｃ）＋Ｖｆ（Ｄ０ｄ） ここで、ＢＶ（Ｄ０ｂ）＝４Ｖ、ＢＶ（Ｄ５）＝ＢＶ
（Ｄ６）＝ＢＶ（Ｄ７）＝７Ｖ、Ｖｆ（Ｄ０ａ）＝Ｖｆ
（Ｄ０ｃ）＝Ｖｆ（Ｄ０ｄ）＝0.３Ｖである。
【００３４】なお、Ｄ０ｂの降伏電圧をＤ５、Ｄ６、Ｄ
７より低くするためには図６の低濃度のｐ型多結晶シリ
コン層７ｂの長さを短くすることにより実現できる。
【００３５】本実施例の第７の特徴はラッチ回路の安定
化を図るため保護回路用ＭＯＳＦＥＴＭ５を設けている
点にある。本来Ｍ５はなくても本回路は動作するがラッ
チ回路の負荷が抵抗であるためラッチ状態が不安定化に
なり易いという問題がある。本実施例ではＭ５を追加す
ることにより、遮断回路が動作しラッチ回路の出力電圧
が高電位になりはじめるとＭ５がオンし遮断動作に正帰
還がかかる。すなわち、温度検出回路用ＭＯＳＦＥＴＭ
１のゲート電圧をさらに下げ、これによりラッチ回路の
入力電圧がさらに増加し、ラッチ回路状態が安定しやす
くなるという効果がある。また、Ｍ５を追加すると次の
ような効果もある。インダクタンス成分を有する負荷の
場合、過熱遮断回路が動作した後に外部ドレイン電圧が
外部ソース電圧より一瞬低くなることがある。この時、
保護回路用ＭＯＳＦＥＴＭ１〜Ｍ７のドレイン（図５の
ｎ型領域１３ａ）をコレクタ、ボディ（図５のｐ型領域
４）をベース、パワーＭＯＳＦＥＴのドレイン（図５の
ｎ型領域２）をエミッタとする寄生ｎｐｎトランジスタ
が動作し、Ｍ１とＭ４のドレイン電圧の電圧が下がり、
最悪の場合ラッチ回路の情報が消失する。その後、外部
ドレイン電圧が高くなったとき、チップ温度が遮断温度
以上の場合には再び遮断回路が動作しなければならな
い。本回路ではＭ５の追加によりパワーＭＯＳＦＥＴの
外部ドレイン端子が負になったときＭ５のドレイン電圧
も上記寄生ｎｐｎトランジスタの影響により低下させる
ためＭ１を充分深くオフできる。よって、遮断回路が高
速に働きやすくなる。なお、本実施例ではＭ５のドレイ
ンをＤ３ｅとＤ３ｆの間に接続した場合を示したが、遮
断回路が動作しはじめたときに正帰還が働くならば他の
場所に接続しても良い。例えば、Ｍ１のゲートや定電圧
回路の多結晶シリコンダイオードＤ２ａからＤ２ｆの接
続点などがある。
【００３６】本発明の第８の特徴は、誤動作防止用のキ
ャパシタＣを内蔵させている点である。これにより、ゲ
ート電圧が急速に立ち上がった場合にＭ２がオンし遮断
回路が誤って働くことを防止している。このキャパシタ
ＣはＭ１のドレインに直接接続した方がゲートからの雑
音防止には効果が高いがチップが高温になったときの遮
断回路の応答速度が低下するという問題があるため、Ｒ
２ａとＲ２ｂの中間点に接続し最適化を図っている。
【００３７】図２は本発明の第１の実施例の半導体装置
の平面構造図である。
【００３８】本実施例の第９の特徴は、温度検出用素子
がソースパッドの近傍（３００μｍ以内）のところに配
置してある点にある。ここで、温度検出用素子とは温度
上昇により電圧変動または抵抗値変動または電流変動が
顕著であるため温度検出に用いる素子のことである。本
実施例では多結晶シリコンダイオードＤ３ａ〜Ｄ３ｇを
使用している。従来、パワーＭＯＳＦＥＴの最大温度を
示すのはアクティブ領域の中心と考えられていた。しか
し、これはチップの温度上昇速度をチップ内の温度伝達
速度より充分ゆっくりとさせた場合である。負荷短絡事
故等のようにドレイン電流が急増することによる発熱の
場合には、ソースパッド近傍で最も温度が上昇すること
が判明した。このため、温度検出用ダイオードは、Ｍ１
等（図１参照）の温度検出回路部よりもソースパッド側
に近接して配置されている。
【００３９】本実施例の第１０の特徴は、ソースパッド
はチップ周辺から３００μｍ以上離れたところに配置し
てある点にある。これは、ソース電極に流れる電流密度
を低減し局部的な温度上昇を回避するためとソース電極
のオン抵抗増加を防止するためである。
【００４０】本実施例の第１１の特徴は、温度検出用ダ
イオードを温度検出用ダイオード以外の保護回路部とソ
ースパッドとの間（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ
６、Ｐ７で囲まれる領域内）に配置している点にある。
通常のパワーＭＯＳＦＥＴプロセスはチップ表面の電極
は１層だけであるため、この１層の金属電極層でパワー
ＭＯＳＦＥＴのソース電極と温度検出用ダイオード等の
配線を形成する必要がある。温度検出用ダイオードを温
度検出用ダイオード以外の保護回路領域と外部ソース端
子用パッドの間の領域に形成することにより、負荷短絡
事故の場合に半導体チップ内で最も温度上昇しやすいソ
ースパッド近傍に温度検出用ダイオードを近付けられる
と同時に、パワーＭＯＳＦＥＴのソース電極が寸断され
にくくなるためソース抵抗の増加を防止できる。また、
ソース電極の増加防止のためゲートフィンガ（ゲート抵
抗低減のための金属電極層）はパワーＭＯＳＦＥＴのア
クティブ領域をおおうように配線しさらにソースパッド
に向かって配置する。
【００４１】本実施例の第１２の特徴は、ゲートパッド
の周辺にゲート保護用ダイオードをゲートパッドを囲む
ように形成し、保護回路部の角に配置してある点にあ
る。これにより、温度検出用ダイオードとゲート保護回
路と以外の保護回路の配線がゲートパッドにより阻害さ
れることを防止できるためチップ面積の増加を抑えるこ
とが可能となる。
【００４２】図３は本発明の第１の実施例の半導体装置
の温度検出素子部の平面構造図、図４は図３のｃ−ｃ’
部の断面構造図である。１は高濃度ｎ型半導体基板、２
はｎ型エピタキシャル層でこれらはパワーＭＯＳＦＥＴ
のドレインである。７ａはパワーＭＯＳＦＥＴのゲー
ト、１２は高濃度ｎ型領域でパワーＭＯＳＦＥＴのソー
ス、１０はｐ型領域でパワーＭＯＳＦＥＴのチャネルが
形成されるボディー、５は高濃度ｐ型領域でパワーＭＯ
ＳＦＥＴのソース・ボディ・ドレイン間に存在する寄生
ｎｐｎトランジスタを低減するために形成してある。ま
た、この高濃度ｐ型領域５は温度検出用ダイオード直下
にも形成し温度検出用ダイオード直下のｐ型領域５がｎ
反転し、寄生素子が働くことを防止している。１３は高
濃度ｐ領域でパワーＭＯＳＦＥＴのボディ１０を低抵抗
でソースと接続するため形成している。
【００４３】本実施例の第１３の特徴は、温度検出用ダ
イオードのアノード（ｐ型多結晶シリコン層７ｄ）とカ
ソード（ｎ型多結晶シリコン層７ｃ）がリング状形成し
ている点にある。このため、ｐｎ接合の端におけるリー
ク電流の増加や温度特性のバラツキ増加要因をなくせる
という効果がある。なお、図３では接合が四角形の場合
を示したが、この４角を円弧または鈍角にすることによ
り、角における接合電流の増加をさらに低減できるとい
う効果がある。
【００４４】本実施例の第１４の特徴は、温度検出用ダ
イオード直下の絶縁層６がパワーＭＯＳＦＥＴのゲート
酸化膜と同レベルの１００ｎｍ程度以下の薄い酸化膜上
に形成し、さらにｐ領域多結晶シリコンダイオード７ｄ
とｎ型多結晶シリコンダイオード７ｃのパターンを多結
晶シリコン層７両側部から離れた内側部分のみに形成し
ている点にある。本実施例では、ｐ領域多結晶シリコン
ダイオード７ｄを形成するためのボロンイオン打ち込み
工程を１３のボロンイオン打ち込み工程と同時に行い、
ｎ型多結晶シリコンダイオード７ｃを形成する工程を１
２のヒ素（またはリン）イオン打ち込みと同時に行って
いる。このため、もしもｎ型多結晶シリコンダイオード
７ｃのパターンを多結晶シリコン層７の外側までの延ば
した場合には上記ヒ素（またはリン）イオン打ち込み工
程によって多結晶シリコンダイオードの周辺のｐ型領域
５にフローティングのｎ型領域が形成されため好ましく
ない。なお、温度検出用ダイオード直下に薄い絶縁層を
用いる理由はパワーＭＯＳＦＥＴのドレイン領域２から
の熱伝達速度を速くするためである図５は図２のａ−
ａ’部の断面構造図、図６は図２のｂ−ｂ’部の断面構
造図である。図５に示した多結晶シリコンダイオードは
図１のＤ２ａ〜Ｄ２ｆのように定電圧回路に用いる素子
の構造である。
【００４５】本実施例の第１５の特徴は、順方向電圧降
下を用いた定電圧回路用多結晶シリコンダイオードは図
３に示した温度検出用多結晶シリコンダイオードと同様
に高濃度ｎ型多結晶シリコン層７ｃと高濃度ｐ型多結晶
シリコン層７ｃを直接接続し、さらにリング状に形成し
たことである。高濃度領域を直接接続することにより寄
生抵抗成分の低下を図り、リング状に形成することによ
りｐｎ接合の端におけるリーク電流の増加や温度特性の
バラツキ増加要因をなくせるという効果がある。なお、
接合の形は温度検出用ダイオードの説明でも述べたよう
に４角を円弧または鈍角にした場合には、角における接
合電流の増加をさらに低減できるという効果がある。
【００４６】本実施例の第１６の特徴は、図１のキャパ
シタは図１０に示すようにＭＯＳキャパシタを用いゲー
ト酸化膜直下は保護回路用ＭＯＳＦＥＴのｐ型領域４よ
り表面濃度が高いｐ型領域５を用いている点にある。こ
れにより、ＭＯＳキャパシタの多結晶シリコン層７ａの
電圧が高くなってもｐ型領域５の表面がｎ型反転した
り、抵抗が高くなることを防止している（図８参照）。
さらに、ｐ型領域１３をキャパシタ用多結晶シリコン層
７ａで囲んで形成することにより、ｐ型領域５における
寄生抵抗を低減している。
【００４７】図７（ａ）から図７（ｂ）は本発明の第１
の実施例の半導体装置の製造工程図で、図５の構造が得
られるまでの主要過程の断面構造図である。また、図８
は保護回路用ＭＯＳＦＥＴのｐ型ウェル４の不純物プロ
ファイルとパワーＭＯＳＦＥＴのｐ型ウェル領域とキャ
パシタ直下に用いるｐ型領域５の不純物プロファイルを
示す。ｐ型領域５はｐ型領域４に比べボロンのイオン打
ち込み量を約１桁高くすることにより高濃度化してい
る。
【００４８】以下に半導体装置の製造方法の概略を述べ
る。
【００４９】（１）高濃度ｎ型基板１上にｎ型エピタキ
シャル層２を形成した後、絶縁層３を形成し、これをマ
スクにしてｐ型領域４と５を形成するためのボロンイオ
ン打ち込みと拡散を行う｛図７（ａ）｝。
【００５０】（２）絶縁層３を除去した後、窒化膜を利
用した選択酸化とゲート酸化工程により絶縁層６を形成
し、次に、多結晶シリコン層７を形成する。その後、多
結晶シリコンダイオードと高抵抗の多結晶シリコン抵抗
を形成する領域に絶縁層８を形成する｛図７（ｂ）｝。
【００５１】（３）リン等のｎ型不純物を多結晶シリコ
ン層７の絶縁層８で保護されない領域にドープし７ａ領
域を形成する。次に、絶縁層８を除去しボロン打ち込み
によりｐ型多結晶シリコン層７ｂを形成する。次に、多
結晶シリコン層７ａと７ｂのパターンニングを行いパワ
ーＭＯＳＦＥＴのチャネル領域形成を主目的としたｐ型
領域１０形成のため多結晶シリコン層７ａと自己整合的
に形成して拡散する。そして、保護回路用ＭＯＳＦＥＴ
の高耐圧化のため低濃度ｎ型領域１１をリン（またはヒ
素）のイオン打ち込み工程により形成した後、絶縁層９
を形成する。
【００５２】（４）その後は、ｎ型多結晶シリコンダイ
オード７ｃを形成する工程をｎ型領域１２のヒ素（また
はリン）イオン打ち込みと同時に行い、ｐ領域多結晶シ
リコンダイオード７ｄを形成するためのボロンイオン打
ち込みはｐ領域領域１３のボロンイオン打ち込み工程と
同時に行う。その後、絶縁層１４（絶縁層９を含む、他
の図においても同様）を形成し、コンタクト形成、金属
電極層１５の形成、絶縁層１６の形成、裏面エッチン
グ、裏面電極１７の形成を行い、図５に至る。
【００５３】図９は本発明の第２の実施例の半導体装置
の不純物プロファイルである。本実施例の特徴は、保護
回路用ＭＯＳＦＥＴのボディ領域であるｐ型領域４を表
面濃度に比べシリコン内部の方が不純物濃度が約１桁高
くなるレトログレード型プロファイルした点である。こ
こで、４ａはｐ型拡散層のプロファイル〔５〕の４ａの
表面濃度を低減するためのｎ型拡散層のプロファイルで
ある。これにより、保護回路用ＭＯＳＦＥＴのしきい電
圧は第１の実施例と同様に1.５Ｖ程度以下に抑えられ、
外部ゲート電圧が３Ｖ程度まで下がっても遮断回路が働
く。また、保護回路用ＭＯＳＦＥＴのドレインとボディ
とパワーＭＯＳＦＥＴのドレインにより構成される寄生
ｎｐｎトランジスタの効果を抑えられるという効果があ
る。
【００５４】図１０は本発明の第３の実施例の半導体装
置の断面構造図である。本実施例の特徴はｐ型領域４を
ｐ型領域５より深く形成した点にある。これにより、保
護回路用ＭＯＳＦＥＴのしきい電圧は第１の実施例と同
様に１．５Ｖ程度以下に抑えたまま、保護回路用ＭＯＳ
ＦＥＴのドレインとボディとパワーＭＯＳＦＥＴのドレ
インにより構成される寄生ｎｐｎトランジスタの効果を
抑えることができる。
【００５５】図１２は本発明の第４の実施例の半導体装
置の平面図である。本実施例でも第１の実施例の場合と
同様に温度検出用素子を温度検出用素子以外の保護回路
領域とソースパッドの間（Ｐ７、Ｐ８、Ｐ９、Ｐ１０、
Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６で囲
まれる領域内）に配置している。また、本実施例ではソ
ース電極抵抗を抑えたまま温度検出用素子をチップ温度
が最高になる領域に近づけるため、温度検出用素子以外
の保護回路領域の角が４つ以上の多角形にしている。
【００５６】図１３は本発明の第５の実施例の半導体装
置の平面図である。本実施例ではソースパッドが複数個
ある場合の温度検出用素子の配置例を示す。本実施例で
も第１の実施例の場合と同様に温度検出用素子を温度検
出用素子以外の保護回路領域とソースパッドの間（Ｐ１
７、Ｐ１８、Ｐ１９、Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２
３、Ｐ２４で囲まれる領域内）に配置している。また、
温度検出用素子は１個所に置いてもよいが温度検出精度
を増加するために本実施例では温度検出用素子は２個所
に設けた。例えば、図１の回路の場合にはＤ３ａ、Ｄ３
ｂ、Ｄ３ｃ、Ｄ３ｇとＤ３ｄ、Ｄ３ｅ、Ｄ３ｆに分割し
２個所に配置すればよい。
【００５７】図１４は本発明の第６の実施例の半導体装
置の回路図である。本実施例では図１３のように温度検
出素子を２個所以上離れた場所に配置する場合の回路を
示す。もちろん、本実施例では温度検出用ダイオードを
並列に配列することにより温度検出精度を向上した場合
の実施例である。
【００５８】図１５は本発明の第７の実施例の半導体装
置の平面図である。本実施例の特徴は負荷短絡事故にお
いてチップ温度が最も高くなるソースパッド直下に温度
検出用ダイオードを配置させた点にある。
【００５９】図１６は図１５のｄ−ｄ’部の断面構造を
示す。本実施例では保護回路の上に絶縁層１６を介して
第２の金属電極層１８を設けていることが特徴である。
このため、図１５のようにソースパッドの直下に温度検
出回路を配置可能となる。また、本実施例のように第２
の金属電極層１８を温度検出素子上に、すなわち温度検
出用ダイオード部を覆うように形成した場合には第２の
金属電極層１８で発生した熱も絶縁層１６を伝わって来
るため温度検出の応答速度が速くなるという効果があ
る。このため、温度検出用素子はソースパッド直下に配
置しない場合にも、第２の金属電極層１８を追加するこ
とにより熱応答速度が良くなる。
【００６０】図１７は本発明の第８の実施例の半導体装
置の回路図である。本実施例と図１との相違はＭ５のゲ
ート端子の接続点が異なっているだけである。本実施例
の場合には図１のようにラッチ回路に正帰還はかからな
いが、前述のようにＭ５を追加することによる第２の効
果、すなわち、本回路ではＭ５の追加によりパワーＭＯ
ＳＦＥＴのドレイン端子が負になったときＭ５のドレイ
ン電圧も上記寄生ｎｐｎトランジスタの影響により低下
するためＭ１を充分深くオフできる。このため、遮断回
路が高速に働きやすくなる。
【００６１】図１８は本発明の第９の実施例の半導体装
置の回路図である。本実施例では図１７のＭ５の働きを
Ｍ１０で実現していることが特徴である。また、Ｍ１０
は定電圧回路の多結晶シリコンダイオードＤ１の働きも
同時に果たしている。
【００６２】図１９は本発明の第１０の実施例の半導体
装置の回路図である。本実施例ではパワーＭＯＳＦＥＴ
のドレイン端子が負になり、ラッチ回路の情報が消失し
ても多結晶シリコンダイオードＤ８により、Ｍ６のゲー
ト電圧が保持されやすくした場合の実施例である。本実
施例では遮断回路のリセットが完全に終了するのはダイ
オードＤ８のリーク電流によりＶｘの電圧が下がる必要
がある。
【００６３】図２０は本発明の第１１の実施例の半導体
装置の回路図である。本実施例ではラッチ回路の電流が
抵抗Ｒ０ａを流れないようにした場合の実施例である。
これにより遮断回路が働き始めた時、Ｒ０ａの電流が増
加することによりＶｚ２やＶｚ１の電圧が変動し遮断条
件が不安定となることを防止できるという効果がある。
図２１は本発明の第１２の実施例の半導体装置の回路図
である。これまでの実施例の回路図はラッチ型の過熱保
護回路内蔵パワーＭＯＳＦＥＴに関するものであった。
これに対し、本実施例ではチップが高温になって遮断回
路が動作してもチップ温度がたとえば１００℃程度低下
すると自動的に遮断状態が解除されるヒステリシス型の
過熱保護内蔵パワーＭＯＳＦＥＴの場合の回路図であ
る。本実施例の特徴は図１とＭ３の結線が異なることと
Ｍ５がいらないことである（Ｍ３がＭ５と同じ働きをす
るようになる）。本実施例は遮断回路が動作した後のふ
るまいがラッチ型回路と異なるだけであり、本回路の特
徴は第１の実施例で記述したことと同様の効果がある。
【００６４】図２２は本発明の第１３の実施例の半導体
装置の回路図である。本実施例ではヒステリシス回路と
ラッチ回路を内蔵させ、さらにヒステリシス回路の方が
ラッチ回路より低い温度で動作するようにしてある。こ
れにより、緩慢な温度上昇に対してはヒステリシス回路
が働きチップ冷却後には自動的に遮断回路が解除される
が、急激なチップ温度の増加にたいしてはヒステリシス
回路が動作して温度検出回路に帰還がかかる前にラッチ
回路も動作するためチップが冷却した後にも遮断状態が
保持される。すなわち、負荷短絡のように負荷の異常時
にはラッチ回路が働き、周囲温度の緩慢な上昇によりチ
ップ温度が上昇するような場合にはヒステリシス回路が
働くというように状況により異なった動作をさせること
が可能である。
【００６５】図２３は本発明の第１４の実施例の半導体
装置の回路図である。本実施例では過電流保護回路にＭ
１１を追加しヒステリシス回路に接続してあることが特
徴である。比較的レベルの低い過電流が流れる場合には
これまでの実施例のようにＭ７によりパワーＭＯＳＦＥ
Ｔのゲート電圧を下げて過電流を制限するが、負荷短絡
時のように比較的レベルの高い過電流が流れた場合には
Ｍ１１によりヒステリシス回路を動作させてチップ温度
が低下するまで完全に遮断するようにした。これによ
り、温度検出回路の応答が間にあわないような急激なチ
ップ温度上昇に対しても保護することが可能となる。な
お、本実施例のＭ１１を図２２の回路に追加し、Ｍ１１
のドレインをＭ４’のゲートに接続するとラッチ型の過
熱遮断特性とヒステリシス型の過電流遮断回路を内蔵化
することも可能である。
【００６６】図２４は本発明の第１５の実施例の半導体
装置の回路図で、図２５はその断構造図である。高濃度
のＰ型半導体基板１９はコレクタ、高濃度ｎ型領域２０
はコレクタからの少数キャリヤ注入防止のためのｎ型バ
ッファ層、ｎ型エピタキシャル層２はｎベース、ｐ領域
１０はｐ型ベース、高濃度ｎ型領域１２はエミッタであ
る。本実施例ではパワーＭＯＳＦＥＴの代わりにＩＧＢ
Ｔ(Insulated Gate Bipolar Transistor) を用い、過電
流保護回路を内蔵させた場合の回路図である。Ｍ９がメ
イン用のＩＧＢＴ、Ｍ８がセンス用のＩＧＢＴである。
本実施例の特徴は、ゲートが負になった場合にコレクタ
からゲートへの寄生電流を防止するために、図１の説明
で述べたと同様、多結晶シリコンダイオードＤ７ａ〜Ｄ
７ｃ，Ｄ０ｅ〜Ｄ０ｈを設けてある点である。ＩＧＢＴ
の場合にはゲート電圧が負になり保護回路用ＭＯＳＦＥ
ＴＭ７のドレイン・ボディ間ダイオードが順バイアスさ
れると、ｎ領域１３ａ、ｐ領域４、ｎ型領域２と２０、
ｐ領域１９で構成される寄生サイリスタが動作するため
パワーＭＯＳＦＥＴの場合に比べ状況がさらに深刻であ
る。この寄生サイリスタの動作防止のためには、図１の
場合と同様の考え方により、次の関係となるように多結
晶シリコンダイオードの耐圧と順方向電圧を設定すれば
良い。
【００６７】ＢＶ（Ｄ７ａ）＋ＢＶ８（Ｄ７ｂ）＋ＢＶ
（Ｄ７ｃ）〉Ｖｆ（Ｄ０ｅ）＋ＢＶ（Ｄ０ｆ）＋Ｖｆ
（Ｄ０ｇ）＋ＢＶ（Ｄ０ｈ） ここで、ＢＶ（Ｄ７ａ）＝ＢＶ８（Ｄ７ｂ）＝ＢＶ（Ｄ
７ｃ）＝ＢＶ（Ｄ０ｆ）＝ＢＶ（Ｄ０ｈ）＝７Ｖ、Ｖｆ
（Ｄ０ｅ）＝ＢＶ（Ｄ０ｆ）＝Ｖｆ（Ｄ０ｇ）＝0.４Ｖ なお、ゲートが負になった場合の耐圧が必要ない場合に
は多結晶シリコンダイオードはＤ７ａとＤ０ｅだけでも
構わない。この場合には、 ＢＶ（Ｄ７ａ）〉Ｖｆ（Ｄ０ｅ） の関係式が成立すれば上記寄生サイリスタ動作を防止で
きる。なお、本素子をエミッタフォロア回路（コレクタ
を電源に接続し、エミッタを負荷に接続する回路）で高
速に遮断動作させる場合にはエミッタ端子からゲート端
子に電流が流れるが、この電流が大きくなると上記不等
式の右辺が大きくなる。このため、エミッタ端子からゲ
ート端子への許容電流を高くする必要がある場合にはＤ
０ｅ、Ｄ０ｆ、Ｄ０ｇ、Ｄ０ｈで構成されるゲート保護
回路は外づけダイオードにして上述の不等式を満足させ
てＤ７ａ、Ｄ７ｂ、Ｄ７ｃの降伏を防止する必要があ
る。
【００６８】図２６は図２４の過電流保護回路内蔵ＩＧ
ＢＴを用いた３層インバータ回路である。図２４の回路
の場合、上述のようにゲートに負電圧が印加されてもＩ
ＧＢＴのコレクタからゲートにリーク電流が生じないた
め、本実施例のように過電流保護回路内蔵ＩＧＢＴをエ
ミッタフォロアで使用することが可能である。
【００６９】図２７は本発明で述べた保護回路内蔵パワ
ーＭＯＳＦＥＴ遮断回路が働くとゲート電流が急増す
る。このため、ゲート電流検出回路を用いてこのゲート
電流をモニタし、過熱保護回路内蔵パワーＭＯＳＦＥＴ
で遮断動作が働いた場合はコントローラであるマイコン
の出力Ｖｏｕｔを低電位にし、異常の有無を検査した後
に再びＶｏｕｔを高電位にするという高信頼システムを
構築することが可能である。
【００７０】図２８は図２２の動作の補足説明図であ
る。Ｔ１はヒステリシス型の過熱遮断回路が動作し始め
るチップ温度、Ｔ２は上記ヒステリシス型の遮断動作が
解除される温度、Ｔ３はラッチ型の過熱遮断回路が動作
するチップ温度である。チップ温度がＴ１以下の場合に
はドレイン電流Ｉｄが流れる。もしもチップ温度の上昇
が緩慢だとチップ温度がＴ１に達すると遮断回路が働き
チップ温度が下がり、Ｔ２になると自動的に電流が流れ
るようになる。ところが、チップ温度の上昇速度が急激
な場合にはシステリシス回路が働き始めた後もチップ温
度が増加し、ラッチ回路の動作温度Ｔ３に達する。この
場合にはパワーＭＯＳＦＥＴが遮断しチップ温度が下が
った後にもドレイン電流の自動復帰は行なわれず、外部
ゲート端子を一旦ゼロボルトまで下げてリセットする必
要がある。
【００７１】上記した本発明の種々の実施例（半導体装
置の平面構造：チップレイアウト）において、定電圧回
路用ダイオードＤ２ａ〜Ｄ２ｆ（図１参照）は、温度検
出用ダイオードＤ３ａ〜Ｄ３ｇと同様に温度特性を有し
たものであるため、抵抗Ｒ１も含めてＤ３ａ〜Ｄ３ｇと
同一場所（図２参照）に配列できる。
【００７２】
【発明の効果】本発明によれば、具体的な作用効果につ
いては実施例の説明で述べたが、それらをまとめると、
高信頼で使い勝手の良い保護回路内蔵パワーＭＯＳＦＥ
ＴやＩＧＢＴのを提供できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の回路図で
ある。
【図２】本発明の第１の実施例の半導体装置の平面構造
図である。
【図３】本発明の第１の実施例の半導体装置の温度検出
素子部の平面構造図である。
【図４】図３のｃ−ｃ’部の断面構造図である。
【図５】図２のａ−ａ’部の断面構造図である。
【図６】図２のｂ−ｂ’部の断面構造図である。
【図７】本発明の第１の実施例の半導体装置の製造工程
図である。
【図８】本発明の第１の実施例の半導体装置の不純物プ
ロファイルである。
【図９】本発明の第２の実施例の半導体装置の不純物プ
ロファイルである。
【図１０】本発明の第３の実施例の半導体装置の断面構
造図である。
【図１１】本発明の半導体装置の遮断温度特性図であ
る。
【図１２】本発明の第４の実施例の半導体装置の平面構
造図である。
【図１３】本発明の第５の実施例の半導体装置の平面構
造図である。
【図１４】本発明の第６の実施例の半導体装置の回路図
である。
【図１５】本発明の第７の実施例の半導体装置の平面構
造図である。
【図１６】図１５のｄ−ｄ’部の断面構造図である。
【図１７】本発明の第８の実施例の半導体装置の回路図
である。
【図１８】本発明の第９の実施例の半導体装置の回路図
である。
【図１９】本発明の第１０の実施例の半導体装置の回路
図である。
【図２０】本発明の第１１の実施例の半導体装置の回路
図である。
【図２１】本発明の第１２の実施例の半導体装置の回路
図である。
【図２２】本発明の第１３の実施例の半導体装置の回路
図である。
【図２３】本発明の第１４の実施例の半導体装置の回路
図である。
【図２４】本発明の第１５の実施例の半導体装置の回路
図である。
【図２５】本発明の第１６の実施例の半導体装置の平面
構造図である。
【図２６】図２４の本発明の半導体装置を用いた３相イ
ンバータ回路図である。
【図２７】本発明の半導体装置をコントローラにより駆
動する回路図である。
【図２８】図２２の回路の動作特性図である。
【符号の説明】
Ｍ１〜Ｍ７、Ｍ１０、Ｍ１１、Ｍ２’〜Ｍ６’ 保護回
路用ＭＯＳＦＥＴ Ｍ８ パワーＭＯＳＦＥＴ（ＩＧＢＴ）のセンス素子部 Ｍ９ パワーＭＯＳＦＥＴ（ＩＧＢＴ）のメイン素子部 Ｄ1 〜Ｄ9 ダイオード Ｄ０ａ〜Ｄ０ｈ ゲート保護回路用ダイオード Ｄ１、Ｄ２ａ〜Ｄ２ｆ 定電圧回路用ダイオード Ｄ３ａ〜Ｄ３ｆ 温度検出用ダイオード Ｄ４ａＤ４ｂ、Ｄ４ｃ 過電流保護回路用ダイオード Ｄ５、Ｄ６、Ｄ６’、Ｄ７ 負電圧保護用ダイオード Ｃ キャパシタ Ｒ０ａ〜Ｒ０ｃ、Ｒ１、Ｒ２、Ｒ２ａ、Ｒ２ｂ、Ｒ３、
Ｒ３’、Ｒ４、Ｒ４’、Ｒｇ、Ｒg1、Ｒg2、Ｒs 抵抗 １、２、１１、１２、２０ ｎ型領域 ３、６、８、９、１４、１６ 絶縁層 ４、５、１０、１３、１９ ｐ型領域 ７ 多結晶シリコン層 ７ａ、７ｃ、７ｃ ｎ型多結晶シリコン層 ７ｂ、７ｄ ｐ型多結晶シリコン層 １５、１７、１８ 金属電極層 Ｍ１〜Ｍ９ 保護回路用ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｋ 9055−4Ｍ ３２１ Ｃ (72)発明者 吉田 功 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大高 成雄 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 飯島 哲郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 庄野 春虎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 内田 憲 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小林 正義 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 角田 英樹 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 電力用絶縁ゲート型半導体素子と、 該電力用絶縁ゲート型半導体素子のゲート電流を制御す
    る保護回路用ＭＯＳＦＥＴと、 第１のダイオードの順方向電圧を利用した定電圧回路
    と、 該定電圧回路の電源電圧の上限を制限する定電圧制限手
    段とを具備し、 該定電圧制限手段の電力が前記電力用絶縁ゲート型半導
    体素子の外部ゲート端子から供給されることを特徴とす
    る絶縁ゲート型半導体装置。
  2. 【請求項２】 上記定電圧回路により温度検出回路を動
    作し、規定温度以上に達した場合に前記電力用絶縁ゲー
    ト型半導体素子の電流を制限する手段を具備したことを
    特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 【請求項３】 上記温度検出回路の出力電圧が上記定電
    圧回路より高電位になることを特徴とする請求項２に記
    載の絶縁ゲート型半導体装置。
  4. 【請求項４】 上記温度検出回路は第１の抵抗と電源に
    対し順方向に配置した第２のダイオードを接続し、上記
    第２のダイオードは第１の保護回路用ＭＯＳＦＥＴのゲ
    ート・ソース間に接続し、規定温度以上に達した場合に
    は上記第１の保護回路用ＭＯＳＦＥＴが遮断し、これに
    より第２の保護回路用ＭＯＳＦＥＴが導通し上記絶縁ゲ
    ート型半導体素子の電流が制限されることを特徴とする
    請求項３に記載の絶縁ゲート型半導体装置。
  5. 【請求項５】 上記温度検出回路の出力電圧が上記外部
    ゲート端子の電圧より低いことを特徴とする請求項４に
    記載の絶縁ゲート型半導体装置。
  6. 【請求項６】 上記温度検出回路の出力電圧が上記外部
    ゲート端子の電圧より低いことを特徴とする請求項４ま
    たは請求項５に記載の絶縁ゲート型半導体装置。
  7. 【請求項７】 電力用絶縁ゲート型半導体素子と、 温度検出回路用ＭＯＳＦＥＴと、 温度上昇時に上記電力用絶縁ゲート型半導体素子の電流
    を制限するゲート遮断用ＭＯＳＦＥＴを具備し、 上記温度検出回路用ＭＯＳＦＥＴのチャネル長が上記ゲ
    ート遮断用ＭＯＳＦＥＴのチャネル長より長いことを特
    徴とする絶縁ゲート型半導体装置。
  8. 【請求項８】 電力用絶縁ゲート型半導体素子と、 温度検出回路用ＭＯＳＦＥＴと、 温度上昇時に上記電力用絶縁ゲート型半導体素子の電流
    を制限するゲート遮断用ＭＯＳＦＥＴとを具備し、 上記ゲート遮断用ＭＯＳＦＥＴのしきい電圧が上記温度
    検出用ＭＯＳＦＥＴのしきい電圧より低いことを特徴と
    する絶縁ゲート型半導体装置。
  9. 【請求項９】 電力用絶縁ゲート型半導体素子と、 温度検出回路と、 規定温度以上に達したときに上記電力用絶縁ゲート型半
    導体素子の電流を制限するゲート遮断回路と、 ゲート遮断状態を保持するためのラッチ回路とを具備す
    る絶縁ゲート型半導体装置において、 上記ラッチ回路が遮断状態に遷移する動作が始まった時
    にこのラッチ回路の出力信号受けてラッチ回路が完全に
    遮断状態で安定するようにラッチ回路の入力に正帰還を
    かける手段を設けたことを特徴とする絶縁ゲート型半導
    体装置。
  10. 【請求項１０】 電力用絶縁ゲート型半導体素子と、 温度検出回路と、 規定温度以上に達したときにオン状態になり上記電力用
    絶縁ゲート型半導体素子のゲート電流を制限するゲート
    遮断用のＭＯＳＦＥＴとを有する絶縁ゲート型半導体装
    置において、 前記ゲート遮断用ＭＯＳＦＥＴのゲートの充電はダイオ
    ードを介して行なうことを特徴とする絶縁ゲート型半導
    体装置。
  11. 【請求項１１】 外部ドレイン電圧が負になったときに
    前記第１の保護回路用ＭＯＳＦＥＴのゲート・ソース間
    電圧を低減する手段を設けたことを特徴とする請求項４
    に記載の絶縁ゲート型半導体装置。
  12. 【請求項１２】 電力用絶縁ゲート型半導体素子と、 該電力用絶縁ゲート型半導体素子を制御する保護回路用
    ＭＯＳＦＥＴと、 上記保護回路用ＭＯＳＦＥＴのドレイン・ボディ間ダイ
    オードと逆方向に接続された第３のダイオードと、 前記電力用半導体素子の外部ゲート端子と外部ソース端
    子（外部エミッタ端子）の間に接続された第４のダイオ
    ードとを具備し、 外部ゲート端子電圧が変化しても上記第３のダイオード
    が降伏電圧しないように上記第４のダイオードに電流が
    流れ外部ゲート端子と外部ソース端子の電圧をクランプ
    することを特徴とする絶縁ゲート型半導体装置。
  13. 【請求項１３】 上記第４のダイオードは前記電力用半
    導体素子と別の半導体チップで実現することを特徴とす
    る請求項１２に記載の絶縁ゲート型半導体装置。
  14. 【請求項１４】 電力用絶縁ゲート型半導体素子と、 第１の設定温度以上で電力用絶縁ゲート半導体素子を遮
    断し前記第１の設定温度より低い第２の設定温度以下に
    なると自動的に電力用絶縁ゲート型半導体素子を導通状
    態にするヒステリシス型遮断回路と、 前記第１の設定温度より高い第３の設定温度以上に一旦
    達すると温度が低下した後も前記電力用絶縁ゲート型半
    導体素子を遮断状態に保持するラッチ型遮断回路を具備
    することを特徴とする電力用絶縁ゲート型半導体装置。
  15. 【請求項１５】 電力用絶縁ゲート型半導体素子と、 該電力用絶縁ゲート型半導体素子の電流検出手段と、 第１の設定温度以上で前記電力用絶縁ゲート半導体素子
    を遮断し前記第１の設定温度より低い第２の設定温度以
    下になると自動的に前記電力用絶縁ゲート型半導体素子
    を導通状態にするヒステリシス型遮断回路と、 前記電力用絶縁ゲート型半導体素子の電流が規定値以上
    に達した場合に前記ヒステリシス型遮断回路が動作する
    手段を具備することを特徴とする電力用絶縁ゲート型半
    導体装置。
  16. 【請求項１６】 電力用絶縁ゲート型半導体素子と、 温度検出回路と、 規定温度以上に達したときに上記電力用絶縁ゲート型半
    導体素子の電流を制限するゲート遮断回路と、 誤動作防止用キャパシタとを、一つの半導体基体に内蔵
    したことを特徴とする絶縁ゲート型半導体装置。
  17. 【請求項１７】 上記誤動作防止用キャパシタはＭＯＳ
    キャパシタであり、その直下の半導体基体内の第１ウェ
    ル領域は上記保護回路用ＭＯＳＦＥＴのゲート直下の半
    導体基体内に形成される第２ウェル領域と同一導電型
    で、表面濃度は第２ウェル領域より高濃度であることを
    特徴とする請求項１６に記載の絶縁ゲート型半導体装
    置。
  18. 【請求項１８】 電力用絶縁ゲート型半導体素子と、該
    電力用絶縁ゲート型半導体素子の保護回路用ＭＯＳＦＥ
    Ｔとが一つの半導体基体内に構成され、該保護回路用Ｍ
    ＯＳＦＥＴ直下の前記基体内のウェル領域の不純物濃度
    プロファイルの最大不純物濃度が表面濃度の５倍以上で
    あることを特徴とする絶縁ゲート型半導体装置。
  19. 【請求項１９】 電力用絶縁ゲート型半導体素子と、該
    電力用絶縁ゲート型半導体素子の保護回路用ＭＯＳＦＥ
    Ｔとが一つの半導体基体内の互いに異なるウエル領域に
    形成され、該保護回路用ＭＯＳＦＥＴが形成されたウェ
    ル領域の不純物拡散層深さが上記電力用絶縁ゲート型半
    導体素子が形成された他のウエル領域の不純物拡散層の
    深さより深いことを特徴とする保護回路内蔵絶縁ゲート
    型半導体装置。
  20. 【請求項２０】 電力用絶縁ゲート型半導体素子と、温
    度検出回路と、規定温度以上に達したときに上記電力用
    絶縁ゲート型半導体素子の電流を制限するゲート遮断回
    路とが一つの半導体基体内に具備する絶縁ゲート型半導
    体装置であって、前記温度検出回路に用いる温度検出用
    素子を前記温度検出素子以外の保護回路領域と前記電力
    用絶縁ゲート型半導体素子の外部ソース端子用パッド
    （外部エミッタ端子用パッド）の間の領域に形成したこ
    とを特徴とする絶縁ゲート型半導体装置。
  21. 【請求項２１】 前記温度検出用素子は前記外部ソース
    端子用パッド（外部エミッタ端子用パッド）に近接して
    設けられていることを特徴とする請求項２０に記載の絶
    縁ゲート型半導体装置。
  22. 【請求項２２】 一つの半導体基体内に、電力用絶縁ゲ
    ート型半導体素子と、規定温度以上に達したときに上記
    電力用絶縁ゲート型半導体素子を保護する保護回路とを
    具備し、上記保護回路には温度検出素子を具備し、上記
    前記温度検出素子以外の保護回路領域がほぼ４つ以上の
    多角形を構成した領域部であることを特徴とする請求項
    ２０に記載の絶縁ゲート型半導体装置。
  23. 【請求項２３】 上記温度検出用素子を上記電力用絶縁
    ゲート型半導体素子の外部ソース端子用パッド（外部エ
    ミッタ端子用パッド）から３００μｍ以内のところに配
    置したことを特徴とする請求項２０に記載の絶縁ゲート
    型半導体装置。
  24. 【請求項２４】 上記電力用絶縁ゲート型半導体素子の
    外部ソース端子用パッド（外部エミッタ端子用パッド）
    を半導体チップの周辺から３００μｍ以上離して形成し
    たことを特徴とする請求項２０に記載の絶縁ゲート型半
    導体装置。
  25. 【請求項２５】 上記温度検出用素子を上記外部ソース
    端子用パッド（外部エミッタ端子用パッド）から３００
    μｍ以内のところに配置し、前記ソース端子用パッド
    （外部エミッタ端子用パッド）を半導体チップの周辺か
    ら３００μｍ以上離して形成したことを特徴とする請求
    項２０に記載の絶縁ゲート型半導体装置。
  26. 【請求項２６】 上記温度検出用素子を２個所以上に離
    れたところに配置したことを特徴とする請求項２０に記
    載の絶縁ゲート型半導体装置。
  27. 【請求項２７】 上記温度検出用素子を２組以上並列接
    続し、各々の温度検出用素子を離れたところに配置した
    ことを特徴とする請求項２０に記載の絶縁ゲート型半導
    体装置。
  28. 【請求項２８】 一つの半導体基体内に、電力用絶縁ゲ
    ート型半導体素子と、温度検出回路と、規定温度以上に
    達したときに上記電力用絶縁ゲート型半導体素子の電流
    を制限するゲート遮断回路とを具備する絶縁ゲート型半
    導体装置であって、 前記温度検出回路に用いる温度検出用素子の上にその温
    度検出用素子を覆うように金属電極層を設けたことを特
    徴とする絶縁ゲート型半導体装置。
  29. 【請求項２９】 上記温度検出用素子の上の金属電極層
    上に外部ソース端子パッド（外部エミッタ端子用パッ
    ド）を形成したことを特徴とする絶縁請求項２８に記載
    の絶縁ゲート型半導体装置。
  30. 【請求項３０】 上記温度検出用素子は半導体基体主面
    上に形成された多結晶シリコンダイオードから成ること
    を特徴とする請求項２８または請求項２９に記載の絶縁
    ゲート型半導体装置。
  31. 【請求項３１】 一つの半導体基体内に、電力用絶縁ゲ
    ート型半導体素子と、該電力用絶縁ゲート型半導体素子
    を保護するための定電圧回路を含む保護回路とを具備
    し、その保護回路を構成する定電圧回路に、高濃度ｎ型
    多結晶シリコン領域と高濃度ｐ型多結晶シリコン領域を
    リング上に接続させた多結晶シリコンダイオードを使用
    したことを特徴とした絶縁ゲート型半導体装置。
  32. 【請求項３２】 一つの半導体基体内に、電力用絶縁ゲ
    ート型半導体素子と、該電力用絶縁ゲート型半導体素子
    のを保護するための温度検出用素子を含む保護回路を具
    備し、 高濃度ｎ型多結晶シリコン領域と高濃度ｐ型多結晶シリ
    コン領域をリング上に接続させた多結晶シリコンダイオ
    ードを該温度検出用素子として使用することを特徴とす
    る絶縁ゲート型半導体装置。
  33. 【請求項３３】 ゲート酸化膜上に形成した多結晶シリ
    コン層両側部から離れた内側部分のみに高濃度ｎ型不純
    物ドープ領域と高濃度ｐ型不純物ドープ領域をリング状
    に形成した多結晶シリコンダイオードを該温度検出用素
    子として使用することを特徴とする請求項３２に記載の
    絶縁ゲート型半導体装置。
  34. 【請求項３４】 上記多結晶シリコンダイオードの角が
    鈍角または弧であることを特徴とする請求項３２に記載
    の絶縁ゲート型半導体装置。
  35. 【請求項３５】 電力用絶縁ゲート型半導体素子と、温
    度検出回路と、規定温度以上に達したときに上記電力用
    絶縁ゲート型半導体素子の電流を制限するゲート遮断回
    路を具備する絶縁ゲート型半導体装置において、外部ゲ
    ート電圧が１０Ｖ変化したときの遮断温度の変化が３０
    ℃以下であることを特徴とする絶縁ゲート型半導体装
    置。
  36. 【請求項３６】 電力用絶縁ゲート型半導体素子と、温
    度検出回路と、規定温度以上に達したときにオン状態に
    なり上記電力用絶縁ゲート型半導体素子のゲート電流を
    制限するゲート遮断用のＭＯＳＦＥＴとを有し、前記ゲ
    ート遮断用ＭＯＳＦＥＴのゲートの充電をダイオードを
    介して行なう絶縁ゲート型半導体装置をソースフォロア
    （エミッタフォロア）回路に適用してなる駆動回路装
    置。
  37. 【請求項３７】 絶縁ゲート型半導体装置の外部ゲート
    端子の電流検出手段と、該電流検出手段の結果に応じ、
    前記外部ゲート電圧に印加する電圧を制御するコントロ
    ーラを有する絶縁ゲート型半導体装置を用いた電子シス
    テム。
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