JPH09135024A

JPH09135024A - 制御回路内蔵絶縁ゲート型半導体装置

Info

Publication number: JPH09135024A
Application number: JP7291398A
Authority: JP
Inventors: Mitsuzo Sakamoto; 光造坂本; Isao Yoshida; 功吉田; Hideki Tsunoda; 英樹角田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1995-11-09
Filing date: 1995-11-09
Publication date: 1997-05-20
Anticipated expiration: 2015-11-09
Also published as: JP3544592B2

Abstract

(57)【要約】【課題】過熱保護回路や過電流保護回路等の制御回路を
内蔵した絶縁ゲート型半導体装置の高周波化を達成す
る。【解決手段】ＭＯＳＦＥＴ２２のドレインをゲート端子
１１に接続し、ソースをパワーＭＯＳＦＥＴ１３のゲー
ト７０に接続し、ゲートは抵抗４１を介してドレイン端
子１２に接続する。パワーＭＯＳＦＥＴをオンさせたい
時、即ちドレイン端子が高電位の時にはＭＯＳＦＥＴ２
２のゲート電圧も高電位である。このためゲート端子に
電圧を印加すると高速にパワーＭＯＳＦＥＴをオンでき
る。更にゲート端子が高電位でもパワーＭＯＳＦＥＴを
遮断させたい場合にはＭＯＳＦＥＴ２３をオンさせて、
ＭＯＳＦＥＴ２２のオン抵抗を増加させる。これによ
り、ＭＯＳＦＥＴ２４の駆動能力が低くても高速にパワ
ーＭＯＳＦＥＴを遮断できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パワーＭＯＳＦ
ＥＴやＩＧＢＴ(Insulated gate bipolar transistor)
等の絶縁ゲート型半導体装置に係り、特に、負ゲート電
圧保護や過熱保護回路等の制御回路を同一チップ上に備
えた制御回路内蔵絶縁ゲート型半導体装置に関する。

【０００２】

【従来の技術】従来、この種の制御回路内蔵絶縁ゲート
型半導体装置としては、例えば信頼性向上のために特開
平７−５８２９３号公報に開示されるような同一チップ
上に過熱保護回路等の制御回路を内蔵したパワーＭＯＳ
ＦＥＴが知られている。この従来例では、外部ゲート端
子と内部ゲート端子との間にゲート抵抗を接続し、さら
に内部ゲート端子と外部ソース端子との間に保護回路用
ＭＯＳＦＥＴを接続している。これにより、チップ温度
が規定温度以上に上昇した場合、前記保護回路用ＭＯＳ
ＦＥＴをオンさせて前記抵抗にゲート電流を流し、パワ
ーＭＯＳＦＥＴが破壊する前にパワーＭＯＳＦＥＴを遮
断させることができる。

【０００３】この従来例では、同一チップ上に内蔵する
制御回路は、プロセスステップの増加を抑さえるため
に、パワーＭＯＳＦＥＴのドレイン領域に形成する自己
分離型素子分離構造の素子を用いて構成している。この
ため、コストは安く抑さえられるものの、ゲート電圧が
負になった場合に前記保護回路用ＭＯＳＦＥＴのドレイ
ンとパワーＭＯＳＦＥＴのドレインとの間に存在する寄
生ｎｐｎトランジスタにより、外部ドレイン端子から外
部ゲート端子にリーク電流が流れる可能性が生じる。そ
こで、この対策として寄生ｎｐｎトランジスタのベース
電流を遮断するためのダイオードを、保護回路用ＭＯＳ
ＦＥＴと直列に接続し、さらにこのダイオードが降伏す
るのを防止するダイオードを外部ゲート端子と外部ソー
ス端子との間に接続していた。

【０００４】また、過熱保護回路を内蔵したパワーＭＯ
ＳＦＥＴの高周波化を図るために上記ゲート抵抗の代わ
りにＭＯＳＦＥＴを用いた例が、特開平６−２４４４１
４号公報に開示されている。この従来例では、外部ゲー
ト端子と内部ゲート端子との間にゲート抵抗を使用する
代わりに、ボディの電位がソース端子電圧に固定されて
いるＭＯＳＦＥＴを使用していた。

【０００５】

【発明が解決しようとする課題】しかしながら、前述し
た前者の従来例によれば、後者の従来例のようにゲート
抵抗の代りにＭＯＳＦＥＴを使用して高周波化を図ろう
としても、高周波化のために内部ゲート端子と外部ゲー
ト端子との間に挿入するＭＯＳＦＥＴのソースとドレイ
ンが共にパワーＭＯＳＦＥＴのソース端子に接続されて
いないため、前述したゲート遮断回路用ＭＯＳＦＥＴと
ダイオードの直列回路および外部ゲート端子と外部ソー
ス端子との間に設けたダイオードによっては、ゲート電
圧が負になった際に、挿入したＭＯＳＦＥＴのドレイン
とパワーＭＯＳＦＥＴのドレインとの間に存在する寄生
ｎｐｎトランジスタが動作するのを防止することができ
なかった。

【０００６】さらに、高周波化を図った後者の従来例の
ように、ゲート抵抗の代りに基板内に形成したＭＯＳＦ
ＥＴを用いる場合、基板バイアス効果によりしきい値が
高くなり、ゲート抵抗の代りに用いた前記ＭＯＳＦＥＴ
のオン抵抗が下がらずそれほど高周波化を図れないとい
う難点があった。なお、ゲート抵抗の代りの前記ＭＯＳ
ＦＥＴに、基板バイアスの影響を受けないように基板上
に形成した多結晶シリコンのＭＯＳＦＥＴを用いる場合
には、多結晶シリコン中のキャリア移動度が低いために
オン抵抗があまり低くならない。このため、高周波化は
困難である。

【０００７】そこで、本発明の目的は、前記ゲート抵抗
の代りに用いるＭＯＳＦＥＴのオン抵抗を低減して高周
波化が可能な制御回路内蔵絶縁ゲート型半導体装置を提
供することにある。また、本発明の他の目的は、制御回
路用ＭＯＳＦＥＴのソースとドレインが共にパワーＭＯ
ＳＦＥＴのソース端子に接続されていない場合にも、寄
生ｎｐｎトランジスタ動作が問題とならない負ゲート電
圧保護を有する制御回路内蔵絶縁ゲート型半導体装置を
提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る制御回路内蔵絶縁ゲート型半導体装
置は、図１に示すように、ドレイン端子１２とゲート端
子１１とソース端子１０を少なくとも具備し、ドレイン
をドレイン端子に接続しソースをソース端子に接続した
パワーＭＯＳＦＥＴ１３と、該パワーＭＯＳＦＥＴのゲ
ートとゲート端子との間にドレインとソースを接続した
第１のＭＯＳＦＥＴ２２と、ソースをソース端子に接続
しドレインを第１のＭＯＳＦＥＴのゲートに接続した第
２のＭＯＳＦＥＴ２３と、ドレイン端子と第１のＭＯＳ
ＦＥＴのゲートとの間に接続した第１の抵抗４１と、か
ら少なくとも構成されることを特徴とするものである。

【０００９】この場合、前記第１のＭＯＳＦＥＴ２２の
ゲートとソース端子１０との間に第１のダイオード５１
を更に設けてもよい。また、図３に示すように、前記第
１のＭＯＳＦＥＴ２２のゲートとパワーＭＯＳＦＥＴの
ゲート７０との間に第２のダイオード６２を更に設けて
もよい。

【００１０】また、図１に示すように、ドレインを前記
パワーＭＯＳＦＥＴのゲート７０に接続し、ソースをソ
ース端子１０に接続した第３のＭＯＳＦＥＴ２４を更に
設けてもよい。更に、前記第２のＭＯＳＦＥＴ２３のゲ
ートとゲート端子１１との間に第３のダイオード５２を
設けることができる。

【００１１】また、図４に示すように、前記第１のＭＯ
ＳＦＥＴ２２のゲートとゲート端子１１との間に第２の
抵抗４８を更に設けてもよい。また更に、前記第１のＭ
ＯＳＦＥＴ２２のゲートとゲート端子１１との間に第４
のダイオード５９を設けることができる。また、前記第
１のＭＯＳＦＥＴ２２のゲートとドレイン端子１２との
間に第５のダイオード５８を更に設けてもよい。更に、
前記第１のＭＯＳＦＥＴ２２のゲートとパワーＭＯＳＦ
ＥＴのゲート７０との間にキャパシタ６９を設ければ好
適である。

【００１２】また、図１に示すように、前記パワーＭＯ
ＳＦＥＴのゲート７０とゲート端子１１との間に第３の
抵抗４２を更に設ければ好適である。また更に、ドレイ
ンとゲートを前記パワーＭＯＳＦＥＴのゲート７０に接
続し、ソースを前記ゲート端子１１に接続した第４のＭ
ＯＳＦＥＴ３０を更に設けてもよい。

【００１３】また、図７に示すように、ドレインとゲー
トを各々前記パワーＭＯＳＦＥＴのドレインとゲートに
接続したセンス用パワーＭＯＳＦＥＴ２１と、このセン
ス用パワーＭＯＳＦＥＴのソースとソース端子１０の間
に電流検出素子４６と、ドレインを前記第１のＭＯＳＦ
ＥＴ２２のゲート７１に接続しソースをソース端子に接
続し電流検出素子の検出電圧をゲート入力とした第５の
ＭＯＳＦＥＴ３１と、を更に設ければ好適である。

【００１４】或いは、ドレインとゲートを各々前記パワ
ーＭＯＳＦＥＴのドレインとゲートに接続したセンス用
パワーＭＯＳＦＥＴ２１と、このセンス用パワーＭＯＳ
ＦＥＴのソースとソース端子１０の間に電流検出素子４
６を設け、この電流検出素子の電流検出ノード７６を第
２のＭＯＳＦＥＴ２３のゲートに接続してもよい。尚、
この構成は、第１のＭＯＳＦＥＴ２２のゲートに対して
第２のＭＯＳＦＥＴ２３と同じ働きをする第５のＭＯＳ
ＦＥＴ３１と置き換えて、後述する実施例５の図６に示
してある。

【００１５】また、図７に示すように、前記ゲート端子
１１とソース端子１０との間に接続した第４の抵抗４５
と第６のダイオード５３の直列回路を更に設け、第６の
ダイオード５３のアノードとカソード間の電圧が小さく
なると、前記第２のＭＯＳＦＥＴ（もしくは第５のＭＯ
ＳＦＥＴ）のゲート電位が高くなるように構成すれば好
適である。

【００１６】更に、図８に示すように、ゲートをゲート
端子１１に接続し、ドレインをソース端子１０に接続
し、ソースとボディを前記第１のＭＯＳＦＥＴ２２のボ
ディに接続した第６のＭＯＳＦＥＴ２８を設ければ好適
である。この場合、ゲートをソース端子１０に接続し、
ドレインをゲート端子１１に接続し、ソースとボディを
前記第１のＭＯＳＦＥＴ２２のボディに接続した第７の
ＭＯＳＦＥＴ２７を更に設けてもよい。

【００１７】また、本発明に係る制御回路内蔵絶縁ゲー
ト型半導体装置は、図２に示すように、パワーＭＯＳＦ
ＥＴ１３のｎ型ドレイン領域１０２内にｐ型ウエル領域
１０４ａ，１０４ｂを設け、このｐ型ウエル領域１０４
ａ，１０４ｂ内にｎ型拡散層１０９ｂを設け、ｐ型ウエ
ル領域１０４ａ，１０４ｂを第１のＭＯＳＦＥＴ２２の
ボディ領域とし、ｎ型拡散層１０９ｂを第１のＭＯＳＦ
ＥＴ２２のソースとドレインとしたことを特徴とするも
のである。

【００１８】

【発明の実施の形態】本発明に係る制御回路内蔵絶縁ゲ
ート型半導体装置の好適な実施の形態は、絶縁ゲート型
半導体素子としてパワーＭＯＳＦＥＴに適用した場合で
あり、ドレイン端子とゲート端子とソース端子を少なく
とも具備し、ドレインをドレイン端子に接続しソースを
ソース端子に接続したパワーＭＯＳＦＥＴと、該パワー
ＭＯＳＦＥＴのゲートとゲート端子との間にドレインと
ソースを接続した第１のＭＯＳＦＥＴと、ソースをソー
ス端子に接続しドレインを第１のＭＯＳＦＥＴのゲート
に接続した第２のＭＯＳＦＥＴと、ドレイン端子と第１
のＭＯＳＦＥＴのゲートとの間に接続した第１の抵抗
と、から少なくとも構成される半導体装置である。

【００１９】ところで、ｎ型パワーＭＯＳＦＥＴのドレ
イン領域にパワーＭＯＳＦＥＴを制御する横型ＭＯＳＦ
ＥＴを形成する自己分離型素子分離構造の制御回路内蔵
絶縁ゲート型半導体装置では、ゲート端子とパワーＭＯ
ＳＦＥＴのゲートとの間に接続する第１のＭＯＳＦＥＴ
にはｎ型素子しか使用できない上に、このＭＯＳＦＥＴ
には基板バイアスが印加されるためオン抵抗の低減が難
しく高速に駆動しにくいという難点がある。

【００２０】これに対して、本実施の形態の半導体装置
においては、第１のＭＯＳＦＥＴのゲート電圧を上げる
ためにドレイン端子と第１のＭＯＳＦＥＴとの間に第１
の抵抗を接続したことにより、パワーＭＯＳＦＥＴをオ
ンさせる時、すなわちドレイン端子が高いときには第１
のＭＯＳＦＥＴをオンさせておくことができるので、ゲ
ート端子に電圧が印加された時には高速にパワーＭＯＳ
ＦＥＴをオンすることができる。

【００２１】また、ゲート端子に電圧が印加されている
ときに他の遮断端子の信号や過電流保護や過熱保護を行
なうための信号により、パワーＭＯＳＦＥＴを強制的に
遮断させるときには前記第１のＭＯＳＦＥＴのゲート電
圧を下げてオン抵抗を増加させ、パワーＭＯＳＦＥＴの
ゲートを下げる。これにより、パワーＭＯＳＦＥＴを遮
断させるために必要なＭＯＳＦＥＴの電流駆動能力は小
さくても高速にパワーＭＯＳＦＥＴを遮断できる。ま
た、遮断状態でゲートに流れる電流を低くすることも可
能になる。

【００２２】さらに、ゲート端子と前記第１のＭＯＳＦ
ＥＴのゲートとの間に第２の抵抗と第４のダイオードを
接続し、ドレイン端子と第１のＭＯＳＦＥＴのゲートと
の間に前記第１の抵抗と直列に第５のダイオードを接続
した場合には、ゲート端子が高電位でドレイン端子が低
電位の場合でも第１のＭＯＳＦＥＴのゲート電圧を上昇
させることが可能となり、ゲート端子からドレイン端子
へのリーク電流は第５のダイオードにより阻止でき、ゲ
ート端子が低電位でドレイン端子が高電位の場合には第
４のダイオードによりドレイン端子からゲート端子への
リーク電流を阻止することができる。

【００２３】また、前記第１のＭＯＳＦＥＴのゲートと
ソース端子との間に、第１のＭＯＳＦＥＴのゲート保護
用に第１のダイオードを接続した場合には、この第１の
ダイオードの耐圧の範囲ではドレイン端子からソース端
子へのリーク電流を阻止でき、たとえ第１のダイオード
の耐圧以上の電圧がドレイン端子に印加された場合でも
第１のＭＯＳＦＥＴが破壊することはなく、ドレイン端
子からソース端子へ流れるブレークダウン電流も前記第
１の抵抗の値を高くすることにより無視できる範囲に抑
さえることが可能となる。

【００２４】さらに、ゲートをソース端子に接続し、ド
レインをゲート端子に接続し、ソースとボディを前記第
１のＭＯＳＦＥＴのボディに接続した第７のＭＯＳＦＥ
Ｔを設けた場合には、ゲート端子にソース端子電圧より
も低い負ゲート電圧が印加された場合でも、第１のＭＯ
ＳＦＥＴに存在する寄生ｎｐｎトランジスタのエミッタ
・ベース間が順バイアスされない。また、ゲートをゲー
ト端子に接続し、ドレインをソース端子に接続し、ソー
スとボディを制御回路部の仮想グランドに接続した第６
のＭＯＳＦＥＴを設けた場合には、制御回路部のＭＯＳ
ＦＥＴに存在する寄生ｎｐｎトランジスタのベース電流
を遮断できる。このため、上記寄生ｎｐｎトランジスタ
がオンすることによりドレイン端子からゲート端子へ流
れるリーク電流を阻止できると共に、上記寄生ｎｐｎト
ランジスタ部分で素子破壊することも防止できる。

【００２５】

【実施例】次に、本発明に係る制御回路内蔵絶縁ゲート
型半導体装置の更に具体的な実施例につき、添付図面を
参照しながら以下詳細に説明する。

【００２６】＜実施例１＞図１は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第１の実施例を示す回
路図である。図１において、参照符号８２は本発明の制
御回路内蔵パワーＭＯＳＦＥＴを示し、この制御回路内
蔵パワーＭＯＳＦＥＴ８２はパワーＭＯＳＦＥＴ１３
と、ＭＯＳＦＥＴ２２〜２４、ＭＯＳＦＥＴ３０、抵抗
４１，４２，４７、ダイオード５１，５２からなるゲー
ト遮断回路１４と、ダイオード５６，５７からなるゲー
ト保護回路１５とを同一半導体チップ上に内蔵してい
る。更に、制御回路内蔵パワーＭＯＳＦＥＴ８２のドレ
イン端子１２とソース端子１０間にはバッテリ８０と負
荷８１が接続されている。この制御回路内蔵パワーＭＯ
ＳＦＥＴ８２は、通常のパワーＭＯＳＦＥＴと同様にド
レイン端子１２とゲート端子１１とソース端子１０を有
する他に、パワーＭＯＳＦＥＴ１３をゲート端子１１の
電圧如何に拘らず遮断する遮断端子１８を有する。

【００２７】また、パワーＭＯＳＦＥＴ１３のドレイン
はドレイン端子１２に接続され、ソースはソース端子１
０に接続され、このパワーＭＯＳＦＥＴのゲート７０と
ゲート端子１１との間にＭＯＳＦＥＴ２２のドレインと
ソースが接続され、ＭＯＳＦＥＴ２２のゲートは抵抗４
１を介してドレイン端子１２に接続されると共にダイオ
ード５１のカソードに接続されている。ダイオード５１
のアノードは、ソース端子１０に接続されている。更
に、パワーＭＯＳＦＥＴのゲート７０とゲート端子１１
との間には抵抗４２が接続される。また、ＭＯＳＦＥＴ
３０のドレインとゲートがパワーＭＯＳＦＥＴのゲート
７０に接続され、ＭＯＳＦＥＴ３０のソースがゲート端
子１１に接続されている。ＭＯＳＦＥＴ２３のソースは
ソース端子１０に接続され、ドレインはＭＯＳＦＥＴ２
２のゲート７１に接続され、ゲートは抵抗４７を介して
遮断端子１８に接続されると共にダイオード５２を介し
てＭＯＳＦＥＴ２２のドレインに接続されている。ＭＯ
ＳＦＥＴ２４のソースはソース端子１０に接続され、ド
レインはパワーＭＯＳＦＥＴ１２のゲート７０に接続さ
れ、ゲートは抵抗４７を介して遮断端子１８に接続され
ている。

【００２８】このように構成される制御回路内蔵パワー
ＭＯＳＦＥＴ８２では、パワーＭＯＳＦＥＴ１３が遮断
状態の時でもＭＯＳＦＥＴ２２のゲート７１にはバッテ
リ８０の電圧が抵抗４１を介して印加されているため、
ＭＯＳＦＥＴ２２はオン状態である。このため、ゲート
端子１１に正の電圧が印加されるとパワーＭＯＳＦＥＴ
１３は高速にオン状態になる。一方、ゲート端子１１に
正の電圧が印加された状態で遮断端子１８を高電位にす
ると、ＭＯＳＦＥＴ２３がオンするためＭＯＳＦＥＴ２
２のゲート電圧が低下してＭＯＳＦＥＴ２２のオン抵抗
が高くなる。従って、ゲート端子１１からＭＯＳＦＥＴ
２２を介して流れる電流が少なくなる上に、その分パワ
ーＭＯＳＦＥＴ１３のゲート電荷を放電する割合も多く
なるので、ＭＯＳＦＥＴ２４の電流駆動能力が低くても
パワーＭＯＳＦＥＴ１３を高速に遮断できる。また、こ
の時にゲート端子１１からＭＯＳＦＥＴ２４を通ってソ
ース端子１０に流れるゲート電流も低くできるという効
果がある。

【００２９】ゲート端子１１の電位を下げると抵抗４２
を介してゲート電荷が放電し、パワーＭＯＳＦＥＴ１３
は遮断する。本実施例では、ドレインとゲートをパワー
ＭＯＳＦＥＴ１３のゲート７０に接続しソースをゲート
端子１１に接続したＭＯＳＦＥＴ３０を設けてあるた
め、ゲート端子１１の電位を下げたときＭＯＳＦＥＴ３
０を介してもゲート電荷が放電する。このため、パワー
ＭＯＳＦＥＴ１３を高速に遮断できる。また、抵抗４２
をパワーＭＯＳＦＥＴ１３のゲート７０とゲート端子１
１の間に接続してあるため、ドレイン端子１２の初期電
圧が低電位の場合でもゲート端子１１によりパワーＭＯ
ＳＦＥＴ１３をオンさせることができると共に、ＭＯＳ
ＦＥＴ２２のしきい電圧が高くてもＤＣ（直流）的には
ゲート端子１１の電圧とパワーＭＯＳＦＥＴのゲート７
０の電圧を等しくさせることができる。従って、パワー
ＭＯＳＦＥＴの実質的なオン抵抗を低減できるという効
果がある。

【００３０】また、ゲート端子１１とＭＯＳＦＥＴ２３
のゲートとの間にダイオード５２が接続してあるため、
ゲート端子１１の電位を下げたときＭＯＳＦＥＴ２３が
遮断する。これにより、ドレイン端子１２からＭＯＳＦ
ＥＴ２３を通ってソース端子１０にリーク電流が流れる
ことを防止できる。

【００３１】本実施例では、ドレイン端子１２の電圧が
上昇してもＭＯＳＦＥＴ２２，２３，２４のゲートが破
壊しないようにＭＯＳＦＥＴ２２のゲートとソース端子
１０との間にゲート保護ダイオード５１を設けてある。
このため、ドレイン端子１２にはダイオード５１の耐圧
（例えば２０Ｖ）以上の電圧を印加できる。ダイオード
５１のブレークダウン電流は抵抗４１により十分低く抑
さえられるため、実質的なドレイン耐圧はパワーＭＯＳ
ＦＥＴ１３のドレイン耐圧と同等と見做すことができ
る。また、抵抗４７を遮断端子１８とＭＯＳＦＥＴ２３
のゲート間に接続してあるため、遮断端子１８を高電位
にしているときにゲート端子１１を低電位にしても遮断
端子１８からゲート端子１１へ大電流が流れることを防
止できる。ダイオード５６とダイオード５７は、各々パ
ワーＭＯＳＦＥＴ１３とＭＯＳＦＥＴ２３，２４のゲー
ト保護ダイオードである。

【００３２】なお、本実施例で示した全てのダイオード
５１，５２，５６，５７は各々１段だけ接続してある図
を示してあるが、高耐圧が必要な場合には各々多段に接
続することも可能である。また、以下に示す実施例３以
降の回路に使用されているダイオードに関しても同様で
ある。

【００３３】図２は、図１に示した制御回路内蔵パワー
ＭＯＳＦＥＴ８２を構成する半導体装置の要部構造を示
す断面図である。本半導体装置は、従来の縦型パワーＭ
ＯＳＦＥＴと同様のプロセスで形成できる。図２におい
て、参照符号１０１はアンチモン又は砒素を不純物とし
た抵抗率０．０２〜０．００２Ω・ｃｍ程度の高濃度ｎ
型半導体基板を示し、この半導体基板１０１上に抵抗率
１〜２Ω・ｃｍ程度のｎ型エピタキシャル層１０２が１
０μｍ程度形成されている。

【００３４】パワーＭＯＳＦＥＴの形成部分には、厚さ
約５０ｎｍのゲート酸化膜１０５ａ上に形成した多結晶
シリコンゲート層１０６ａのパターン間に深さ６μｍ、
ドーズ量１×１０¹⁵ｃｍ^-2程度の第１のｐ型ウエル拡散
層１０３ａと、多結晶シリコンゲート層１０６ａをマス
クにして自己整合的に形成した深さ２μｍ、ドーズ量５
×１０¹³ｃｍ^-2程度のボディ用ｐ型拡散層１０７と、深
さ０．４μｍ、ドーズ量１×１０¹⁶ｃｍ^-2程度のソース
用ｎ型拡散層１０９ａを設け、更にボディとアルミ電極
１１２ａの間のオーミックコンタクトを取るために深さ
０．５μｍ、ドーズ量１×１０¹⁵ｃｍ^-2程度の高濃度ｐ
型拡散層１１０ａを設け、多結晶シリコンゲート層１０
６ａの上には絶縁層１１１を介してソース電極となるア
ルミ電極層１１２ａを設けてある。

【００３５】また保護回路部には、深さ５μｍ、ドーズ
量２×１０¹³ｃｍ^-2程度の第２のｐ型ウエル拡散層１０
４ａ，１０４ｂをボディとし、前記ｎ型拡散層１０９ａ
と同一工程で形成される高濃度ｎ型拡散層１０９ｂをド
レイン拡散層およびソース拡散層とし、前記高濃度ｐ型
拡散層１１０ａと同一工程で形成される高濃度ｐ型拡散
層１１０ｂを、ボディ１０４ａ，１０４ｂとアルミ電極
１１２ｂ〜１１２ｅとの間のオーミックコンタクトを取
るための高濃度ｐ型拡散層とし、多結晶シリコンゲート
層１０６ａと同一工程で形成される多結晶シリコンゲー
ト層１０６ｂを保護回路用ＭＯＳＦＥＴのゲート電極と
し、高濃度ｎ型拡散層１０９ｂのドレイン拡散層の周囲
にはドレイン耐圧向上のためのドーズ量５×１０¹²ｃｍ
^-2程度の低濃度ｎ型オフセット領域１０８としたＭＯＳ
ＦＥＴを設けてある。なお、ボディ１０４ａ，１０４ｂ
の周囲には耐圧向上のため、前記第１のｐ型ウエル拡散
層１０３ａと同一工程で形成されるｐ型ウエル拡散層１
０３ｂ，１０３ｃが設けてある。尚、参照符号１０５ｂ
はフィールド酸化膜である。

【００３６】図２には、パワーＭＯＳＦＥＴ１３の一部
分と、パワーＭＯＳＦＥＴ１３のドレイン領域であるｎ
型エピタキシャル層１０２の中に制御回路用ＭＯＳＦＥ
Ｔの一例として図１で示したＭＯＳＦＥＴ２２，２３と
を示してある。このようにパワーＭＯＳＦＥＴ１３のド
レイン領域に制御回路用ＭＯＳＦＥＴを設ける構造とす
ることにより、従来のパワーＭＯＳＦＥＴプロセスと同
様に低コストで制御回路を内蔵できるという利点があ
る。各ダイオードは拡散層を用いて構成してもよいが、
両端の電位が共に変動するダイオード５２に関しては、
多結晶シリコンダイオードを用いると、寄生トランジス
タの発生が防止できるので好適である。勿論、その他の
ダイオードに関しても多結晶シリコンダイオードを用い
てもよいことは言うまでもない。

【００３７】また、高速化の為に設けたＭＯＳＦＥＴ２
２は基板バイアス効果によりゲート端子１１の電圧が高
くなると実効的なオン抵抗が低下するという問題がある
が、図１において説明したようにＭＯＳＦＥＴ２２を低
オン抵抗にしたいときにはＭＯＳＦＥＴ２２のゲート電
圧がドレイン端子１２の電圧の上昇に応じ高くなるため
オン抵抗の低減が可能となる。なお、図１のＭＯＳＦＥ
Ｔ２２，３０のオン抵抗を更に低減する為には、これら
のＭＯＳＦＥＴのゲート直下にｎ型層を形成するｎ型イ
オン打ち込み工程を追加してデプレッション型にすると
よい。

【００３８】また本実施例では、ＭＯＳＦＥＴ２２のボ
ディ１０４ａ，１０３ｂと、ＭＯＳＦＥＴ２３のボディ
１０４ｂ，１０３ｃと、パワーＭＯＳＦＥＴ１３のボデ
ィ１０７，１０３ａは、パワーＭＯＳＦＥＴ１３のドレ
イン領域１０２により分離された構造図になっている
が、図１に示した回路構成の場合には上記ボディ拡散層
を全て接続しても構わない。

【００３９】本実施例では、パワーＭＯＳＦＥＴ１３を
用いた制御回路内蔵絶縁ゲート型半導体装置を例にして
説明したが、パワーＭＯＳＦＥＴ１３の代わりにＩＧＢ
Ｔを用いても同様な作用・効果が得られる。その場合、
ＩＧＢＴのコレクタを図１のドレイン端子１２に接続
し、ＩＧＢＴのゲートをパワーＭＯＳＦＥＴ１３のゲー
ト７０に接続し、ＩＧＢＴのエミッタをソース端子１０
に接続すれば良い。

【００４０】パワーＭＯＳＦＥＴ１３の代わりにＩＧＢ
Ｔを用いる場合には、図２において、高濃度ｎ型半導体
基板１０１を高濃度ｐ型半導体基板に置き換えるだけで
良い。更に、この場合、高濃度ｐ型半導体基板とｎ型エ
ピタキシャル層１０２との間に、高濃度ｐ型半導体基板
からの少数キャリアの注入を制限するためにｎ型エピタ
キシャル層１０２よりも高濃度のいわゆるｎ型バッファ
層を必要に応じて設けても良い。また、ＩＧＢＴに置き
換える場合、図２において、それぞれアルミ電極１１２
ａはＩＧＢＴのエミッタ電極、多結晶シリコンゲート層
１０６ａはＩＧＢＴのゲート層、高濃度ｐ型半導体基板
はＩＧＢＴのコレクタとなる。

【００４１】以下、他の実施例でもパワーＭＯＳＦＥＴ
を用いて説明を行うが、上記と同様の置き換えを行うこ
とにより制御回路内蔵ＩＧＢＴを実現できることは勿論
である。

【００４２】＜実施例２＞図３は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第２の実施例を示す回
路図である。尚、説明の便宜上、図３において実施例１
の図１に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、実施例１ではパワーＭＯＳＦＥＴ１３の遮断用とし
てＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２４を用いていた
が、本実施例ではＭＯＳＦＥＴ２３だけを用い、ＭＯＳ
ＦＥＴ２４を使用しない代わりにダイオード６２をパワ
ーＭＯＳＦＥＴ１３のゲート７０とＭＯＳＦＥＴ２２の
ゲート７１との間に接続してある点が図１の構成と異な
る。ダイオード６２は、抵抗４１を介してドレイン端子
１２からＭＯＳＦＥＴ２２のソースとパワーＭＯＳＦＥ
Ｔのゲート７０、及びゲート端子１１へ電流が流れるの
を防止すると共に、ＭＯＳＦＥＴ２３がオンしたときに
パワーＭＯＳＦＥＴのゲート７０の電圧を下げるために
設けてある。このように構成しても、本実施例の回路構
成により得られる高周波化の効果は、図１に示した実施
例とほぼ同じである。

【００４３】尚、本実施例の制御回路内蔵パワーＭＯＳ
ＦＥＴの断面構造に関しては、実施例１と同じ図２に示
した構造により実現できる。また、実施例１の場合と同
様にＭＯＳＦＥＴ２２，２３等のボディ領域はパワーＭ
ＯＳＦＥＴ１３のボディ領域と接続することが可能であ
る。

【００４４】＜実施例３＞図４は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第３の実施例を示す回
路図である。尚、説明の便宜上、図４において実施例１
の図１に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例ではゲート端子１１とＭＯＳＦＥＴ２２の
ゲート７１の間にダイオード５９と抵抗４８の直列回路
を設けている点、ＭＯＳＦＥＴ２２のゲート・ソース間
にキャパシタ６９を設けている点、およびＭＯＳＦＥＴ
２２のゲートとドレイン端子１２との間に抵抗４１と直
列接続したダイオード５８を設けている点が実施例１と
相違する。

【００４５】このように構成することにより、ドレイン
端子１２の電圧が低くてもゲート端子１１の電圧が高く
なると、ダイオード５９と抵抗４８を介してＭＯＳＦＥ
Ｔ２２に印加されるゲート電圧も高くなるので、ＭＯＳ
ＦＥＴ２２は低オン抵抗になる。このため、高速にパワ
ーＭＯＳＦＥＴ１３をオンすることができる。また、ダ
イオード５９を設けたことにより、ドレイン端子１２が
ゲート端子１１より高電位になった場合でもドレイン端
子１２からゲート端子１１へのリーク電流を阻止でき
る。さらに、ダイオード５８をドレイン端子１２とＭＯ
ＳＦＥＴ２２のゲート７１との間に接続したことによ
り、ゲート端子１１が高電位の場合にゲート端子１１か
らドレイン端子１２へ流れるリーク電流を阻止できる。
キャパシタ６９はダイオード５９と共にブートストラッ
プ回路を構成するため、ゲート端子１１が高電位になる
ときのＭＯＳＦＥＴ２２のゲート電圧の立ち上がり速度
を向上できるという効果がある。その他の本実施例の回
路構成により得られる作用および効果は、図１に示した
実施例１とほぼ同じである。

【００４６】尚、本実施例の半導体装置の断面構造に関
しては、実施例１と同じ図２に示した構造により実現で
きる。また、実施例１の場合と同様にＭＯＳＦＥＴ２
２，２３等のボディ領域はパワーＭＯＳＦＥＴ１３のボ
ディ領域と接続することが可能である。

【００４７】＜実施例４＞図５は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第４の実施例を示す回
路図である。尚、説明の便宜上、図５において実施例３
の図４に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例では図４に示したダイオード５１，５２，
５６，５７，５８，５９を、各々ダイオード接続したＭ
ＯＳＦＥＴ３３，３４，３５，３６，３７，３８に置き
換えている点が実施例３と相違する。

【００４８】このようにＭＯＳＦＥＴをダイオード接続
して使用した場合には、上記ダイオードとして多結晶シ
リコンダイオードを用いた場合に比べて電流容量が大き
くできるため、素子面積を低減できるという効果があ
る。その他の本実施例により得られる作用および効果
は、図４に示した実施例３とほぼ同じである。

【００４９】尚、本実施例の半導体装置の断面構造も図
２に示した構造により実現できる。また、実施例１の場
合と同様にＭＯＳＦＥＴ２２，２３等のボディ領域はパ
ワーＭＯＳＦＥＴ１３のボディ領域と接続することが可
能である。

【００５０】＜実施例５＞図６は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第５の実施例を示す回
路図である。尚、説明の便宜上、図６において実施例１
の図１に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例の場合には過電流制限回路１７が設けられ
ている点、遮断端子１８が設けられていないためゲート
保護回路１５はダイオード５６だけで構成されている
点、ゲート遮断回路１４を構成するＭＯＳＦＥＴ２３，
２４と抵抗４７を省略している点、およびパワーＭＯＳ
ＦＥＴ１３をドレインとゲートが共通のメインパワーＭ
ＯＳＦＥＴ２０とセンスパワーＭＯＳＦＥＴ２１に分割
し、センスパワーＭＯＳＦＥＴ２１のソース（電流検出
ノード７６）に電流検出用素子として抵抗４６を接続し
てある点が実施例１と相違する。ここで過電流制限回路
１７は、ゲートを電流検出ノード７６に接続しソースを
ソース端子１０に接続しドレインをＭＯＳＦＥＴ２２の
ゲート７１に接続したＭＯＳＦＥＴ３１と、ゲートを電
流検出ノード７６に接続しソースをソース端子１０に接
続しドレインをパワーＭＯＳＦＥＴ１３のゲート７０に
接続したＭＯＳＦＥＴ３２と、電流検出ノード７６とソ
ース端子１０間に接続された抵抗４６とから構成され
る。

【００５１】このように構成することにより、メインパ
ワーＭＯＳＦＥＴ２０に過電流が流れるとセンスパワー
ＭＯＳＦＥＴ２１にもメインパワーＭＯＳＦＥＴ２０に
比例した電流が流れ、電流検出ノード７６の電圧が上昇
する。電流検出ノード７６の電圧がＭＯＳＦＥＴ３１，
３２のしきい電圧よりも上昇すると、ＭＯＳＦＥＴ３
１，３２がオンしてパワーＭＯＳＦＥＴ１３のゲート電
圧を低下させ、パワーＭＯＳＦＥＴ１３のドレイン電流
を制限する。

【００５２】本実施例において電流検出ノード７６は図
４の遮断端子１８として働き、またＭＯＳＦＥＴ３１，
３２は図４のＭＯＳＦＥＴ２３，２４として働く。更に
図４のダイオード５２と同様の働きをするダイオードを
ゲート端子１１とＭＯＳＦＥＴ３１のゲート間に設け、
ゲート端子１１の電位が低下したときにＭＯＳＦＥＴ３
１を遮断してドレイン端子とソース端子間のリーク電流
を防止するようにしてもよいが、本実施例の場合には抵
抗４６があるため、ゲート端子１１が低電位になった場
合には電流検出ノード７６もゼロボルトとなるので図４
のダイオード５２に対応するダイオードはなくてもよ
い。

【００５３】本実施例でパワーＭＯＳＦＥＴ１３をメイ
ンパワーＭＯＳＦＥＴ２０とセンスパワーＭＯＳＦＥＴ
２１に分割した理由は、電流検出のための損失を低減す
るためである。従って、パワーＭＯＳＦＥＴ１３がＩＧ
ＢＴの場合のように抵抗４６での損失が無視できる場合
には、パワーＭＯＳＦＥＴ１３の分割は不要である。す
なわち、センスパワーＭＯＳＦＥＴ２１とメインパワー
ＭＯＳＦＥＴ２０のソース同士も接続されたパワーＭＯ
ＳＦＥＴ１３のソースとソース端子１０との間に抵抗４
６を接続すればよい。また、抵抗４６は電流検出精度を
向上するため外付けしてもかまわない。その他の本実施
例により得られる作用および効果は、図４に示した実施
例３とほぼ同じである。

【００５４】尚、本実施例ではＭＯＳＦＥＴ２３は使用
してないが、これに対応するのがＭＯＳＦＥＴ３１であ
るから、本実施例の半導体装置の断面構造も図２に示し
た構造により実現できる。また、実施例１の場合と同様
にＭＯＳＦＥＴ２２，３１等のボディ領域はパワーＭＯ
ＳＦＥＴのボディ領域と接続することが可能である。

【００５５】＜実施例６＞図７は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第６の実施例を示す回
路図である。尚、説明の便宜上、図７において実施例５
の図６に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例の場合には図６に示した過電流制限回路１
７の他に過熱保護を行なうための温度検出回路１６を内
蔵させている点と、ゲート遮断回路１４にＭＯＳＦＥＴ
２３，２４を設けている点が実施例５と相違する。ここ
で温度検出回路１６は、ゲート端子１１とソース端子１
０間に設けた抵抗４６とダイオード５４の直列回路と、
ドレインがノード７４に抵抗４３を介して接続されゲー
トが抵抗４５を介してノード７４に接続されソースがソ
ース端子１０に接続されたＭＯＳＦＥＴ２９と、このＭ
ＯＳＦＥＴ２９のゲート７３とソース端子１０間に接続
されたダイオード５３とから構成される。

【００５６】このように構成される過熱保護機能が付加
された本実施例の半導体装置は、次のように動作する。
上記抵抗４６とダイオード５４の直列回路は定電圧回路
を構成し、ノード７４にはダイオード５４の耐圧でほぼ
決まる定電圧が発生する。ダイオード５３の電圧降下量
は温度の上昇により減少するため、抵抗４５とダイオー
ド５３を接続したＭＯＳＦＥＴ２９のゲート７３の電圧
は温度の上昇により低下する。この電圧がＭＯＳＦＥＴ
２９のしきい電圧より低下するとＭＯＳＦＥＴ２９が遮
断し、ＭＯＳＦＥＴ２３，２４のゲートに抵抗４６，４
３を介してゲート端子１１の電圧が印加されるので、Ｍ
ＯＳＦＥＴ２３，２４がオンしてＭＯＳＦＥＴ２２のオ
ン抵抗を高くすると共にパワーＭＯＳＦＥＴ１３を遮断
する。すなわち、ＭＯＳＦＥＴ２９のドレイン７２も図
４の遮断端子１８として働く。これにより過熱保護が行
える。その他の本実施例の回路構成により得られる作用
および効果は、図６に示した実施例５とほぼ同じであ
る。

【００５７】尚、本実施例の半導体装置の断面構造も図
２に示した構造により実現できる。また、実施例１の場
合と同様にＭＯＳＦＥＴ２２，２３等のボディ領域はパ
ワーＭＯＳＦＥＴ１３のボディ領域と接続することが可
能である。

【００５８】＜実施例７＞図８は、本発明に係る制御回
路内蔵絶縁ゲート型半導体装置の第７の実施例を示す回
路図である。尚、説明の便宜上、図８において実施例６
の図７に示した構成部分と同一部分については、同一の
参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例ではゲート端子１１にソース端子１０より
低い電圧（負ゲート電圧）を印加することが可能な負ゲ
ート電圧保護機能を内蔵するために、ゲート保護回路１
５にダイオード６１、抵抗４８、ＭＯＳＦＥＴ２７，２
８を追加している点、温度検出回路１６のＭＯＳＦＥＴ
２９のボディとソースおよびダイオード５３をソース端
子１０と切離して仮想グランドであるゲート保護回路の
ノード７５に接続している点、およびゲート遮断回路１
４のＭＯＳＦＥＴ２３，２４のボディとソースをソース
端子１０と切離しゲート保護回路のノード７５に接続し
ている点が実施例６と相違する。

【００５９】図２から明らかなように、本半導体装置で
は制御回路用のＭＯＳＦＥＴ２２，２３のドレインまた
はソースである高濃度ｎ型拡散層１０９ｂをエミッタと
し、ＭＯＳＦＥＴ２２，２３のボディであるｐ型ウエル
拡散層１０４ａ，１０４ｂをベースとし、パワーＭＯＳ
ＦＥＴ１３のドレインであるｎ型エピタキシャル層１０
２をコレクタとする寄生ｎｐｎトランジスタが存在す
る。このため、ゲート端子１１に負ゲート電圧すなわち
ソース端子１０よりも低い電圧が印加されると、前記寄
生ｎｐｎトランジスタがオンしてドレイン端子１２から
ゲート端子１１へリーク電流が流れる可能性がある。ま
たこの場合、さらにドレイン端子１２に高電圧が印加さ
れているときには、前記寄生ｎｐｎトランジスタの部分
で永久破壊する可能性もある。

【００６０】本実施例の場合には、ＭＯＳＦＥＴ２２，
３０，２３，２４，２９に存在する寄生ｎｐｎトランジ
スタのエミッタ・ベース間が順バイアスされないよう
に、ゲートをソース端子１０に接続しドレインをゲート
端子１１に接続しソースとボディをＭＯＳＦＥＴ２２と
ＭＯＳＦＥＴ３０のボディに接続したＭＯＳＦＥＴ２７
を設けている。また、ＭＯＳＦＥＴ２２，３０，２３，
２４，２９に存在する寄生ｎｐｎトランジスタのベース
電流を阻止するために、ゲートをゲート端子１１に接続
しドレインをソース端子１０に接続しソースとボディを
ＭＯＳＦＥＴ２２，３０，２３，２４，２９のボディに
接続したＭＯＳＦＥＴ２８を設けている。なお、本実施
例ではノード７５とソース端子１０との電位差発生によ
る過電流制限回路１７の精度劣化を回避するために、Ｍ
ＯＳＦＥＴ３１とＭＯＳＦＥＴ３２のソースはノード７
５に接続するのではなく、ソース端子１０に接続した。

【００６１】また、ＭＯＳＦＥＴ３１とＭＯＳＦＥＴ３
２に存在する寄生ｎｐｎトランジスタは、特開平７−５
８２９３号公報に開示されているように、各々ダイオー
ド５５と５９により寄生ｎｐｎトランジスタ動作を阻止
している。ここで、ダイオード６１は耐圧をダイオード
５５やダイオード５９の耐圧よりも低く設定している。
具体的には、ダイオード６１の耐圧が４Ｖ程度以下であ
るのに対し、ダイオード５５，５９の耐圧は７Ｖ程度以
上である。このため、負ゲート電圧が印加されてもゲー
ト・ソース間電圧は−４Ｖでクランプされるので、ダイ
オード５５，５９がブレークダウンすることにより寄生
ｎｐｎトランジスタが働く事態を回避することが可能で
ある。なお、ＭＯＳＦＥＴ３１，３２のボディとソース
をノード７５に接続する場合にはダイオード５５はなく
てもよい。

【００６２】また、ＭＯＳＦＥＴ２７による負ゲート電
圧保護はゲート端子１１の立ち下げ速度が速い場合に必
要であるが、十分緩慢な変化をする場合にはＭＯＳＦＥ
Ｔ２８だけでも負ゲート電圧保護を達成できる。

【００６３】また、抵抗４８は必ずしも必要ではない
が、次の理由から設けている。ゲート端子１１に電圧を
印加してパワーＭＯＳＦＥＴ１３をオンしようとすると
き、ノード７５とゲート端子１１との間に存在する素子
や配線による寄生容量のために、ソース接地されていな
いＭＯＳＦＥＴ２２の基板電位が一時的に上昇する。本
実施例ではＭＯＳＦＥＴ２８がオンしてノード７５がソ
ース端子の電位となるまでの時間に抵抗４８と寄生容量
のＲＣ時定数で規定される時間を追加したあいだ、この
一時的に上昇した基板電位が速く低下するのを抑えるの
で、パワーＭＯＳＦＥＴをターンオンするときにＭＯＳ
ＦＥＴ２２の基板バイアス効果が低減する分だけＭＯＳ
ＦＥＴ２２のオン抵抗が低くなる。このため抵抗４８が
無い場合に比べて、スイッチング速度をさらに高速化で
きる。ゲート端子１１を低電位にした時にＭＯＳＦＥＴ
２３をオフするためのダイオード５２は、抵抗４３，４
６があるため本実施例の場合にはなくてもかまわない。

【００６４】本実施例で定電圧回路用のダイオード５４
とゲート保護用ダイオード５１は、仮想グランド端子７
５ではなくソース端子１０に接続した。これにより、ダ
イオード５４またはダイオード５１が降伏した時に、Ｍ
ＯＳＦＥＴ２８の電流駆動能力不足のために仮想グラン
ド端子７５がソース端子１０より高くなることを防止で
きる。その他の本半導体装置により得られる作用および
効果は図７に示した実施例６とほぼ同じである。なお、
上述したような負ゲート電圧保護機能は、本半導体装置
をソースフォロア回路で使用する場合に必要となる。

【００６５】本実施例の半導体装置の断面構造も図２に
示した構造により実現できる。本実施例の場合には回路
図から明らかなようにＭＯＳＦＥＴ２２とＭＯＳＦＥＴ
２３とパワーＭＯＳＦＥＴ１３の分離は必要である。こ
のため、図２のように各ＭＯＳＦＥＴのボディ領域はパ
ワーＭＯＳＦＥＴ１３のドレイン領域１０２により分離
する必要がある。

【００６６】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定するものではなく、
例えば前記実施例ではパワーＭＯＳＦＥＴを含む全ての
ＭＯＳＦＥＴはｎチャネル型ＭＯＳＦＥＴとして説明し
たが、全ての素子をｐチャネル型ＭＯＳＦＥＴとしても
同様の効果が得られ、本発明の精神を逸脱しない範囲内
において数々の設計変更をなし得ることは勿論である。

【００６７】また、これまでの実施例ではパワーＭＯＳ
ＦＥＴを用いた制御回路内蔵絶縁ゲート型半導体装置を
例にして述べてきたが、パワーＭＯＳＦＥＴの代わりに
ＩＧＢＴを用いた制御回路内蔵ＩＧＢＴの場合にも全く
同様に適用できる。

【００６８】

【発明の効果】前述した実施例から明らかなように、本
発明によれば従来のパワーＭＯＳＦＥＴプロセスを用い
た制御回路内蔵パワーＭＯＳＦＥＴにおいて、パワーＭ
ＯＳＦＥＴのゲートに接続する制御回路用ＭＯＳＦＥＴ
のゲート電荷をドレイン端子から給電する構成としたこ
とにより、制御用ＭＯＳＦＥＴのオン抵抗の低減を容易
に図ることができる。このため、制御回路内蔵パワーＭ
ＯＳＦＥＴの高周波化を図れるという効果がある。さら
に、前記制御回路用ＭＯＳＦＥＴのボディ電位を制御す
るＭＯＳＦＥＴを追加することにより、パワーＭＯＳＦ
ＥＴのゲートに接続する制御回路用ＭＯＳＦＥＴに存在
する寄生ｎｐｎトランジスタ動作を防止できるようにし
た。このため、制御回路内蔵パワーＭＯＳＦＥＴのゲー
トに負ゲート電圧が印加された場合にもドレイン端子か
らゲート端子へ流れるリーク電流を阻止すると共に、さ
らに素子破壊を防止できるという効果がある。

【００６９】また、制御回路内蔵型ＩＧＢＴに適用した
場合には寄生ｎｐｎトランジスタではなく寄生サイリス
タが発生するという相違はあるものの、本発明により制
御回路内蔵型ＩＧＢＴの高周波化と負ゲート電圧保護と
を達成できるという効果がある。

【図面の簡単な説明】

【図１】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第１の実施例を示す回路図である。

【図２】図１に示した回路構成の半導体装置の要部の構
造を示す断面図である。

【図３】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第２の実施例を示す回路図である。

【図４】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第３の実施例を示す回路図である。

【図５】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第４の実施例を示す回路図である。

【図６】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第５の実施例を示す回路図である。

【図７】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第６の実施例を示す回路図である。

【図８】本発明に係る制御回路内蔵絶縁ゲート型半導体
装置の第７の実施例を示す回路図である。

【符号の説明】

１０…ソース端子、１１…ゲート端子、１２…ドレイン
端子、１３…パワーＭＯＳＦＥＴ、１４…ゲート遮断回
路、１５…ゲート保護回路、１６…温度検出回路、１７
…過電流制限回路、１８…遮断端子、２０…メインパワ
ーＭＯＳＦＥＴ、２１…センスパワーＭＯＳＦＥＴ、２
２〜３８…ＭＯＳＦＥＴ、４１〜４８…抵抗、５１〜６
２…ダイオード、６９…キャパシタ、７０…パワーＭＯ
ＳＦＥＴ１３のゲート、７１…ＭＯＳＦＥＴ２２のゲー
ト、７２…ＭＯＳＦＥＴ２３のゲート、７３…ＭＯＳＦ
ＥＴ２３のゲート、７４…定電圧ノード、７５…ノード
（仮想グランド）、７６…電流検出ノード、８０…バッ
テリ、８１…負荷、８２…制御回路内蔵パワーＭＯＳＦ
ＥＴ、１０１…ｎ型基板、１０２…ｎ型エピタキシャル
層、１０３ａ，１０３ｂ…第１のｐ型ウエル層、１０４
ａ，１０４ｂ…第２のｐ型ウエル層、１０５ａ，１０５
ｂ…酸化膜、１０６ａ，１０６ｂ…多結晶シリコンゲー
ト層、１０７，１０９ａ，１０９ｂ…ｐ型拡散層、１０
８…低濃度ｎ型拡散層、１１０ａ，１１０ｂ…ｎ型拡散
層、１１１…絶縁膜（保護膜）、１１２ａ〜１１２ｅ…
ｎ型拡散層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田功東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者角田英樹東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】ドレイン端子とゲート端子とソース端子を
少なくとも具備し、ドレインをドレイン端子に接続しソースをソース端子に
接続したパワーＭＯＳＦＥＴと、該パワーＭＯＳＦＥＴのゲートとゲート端子との間にド
レインとソースを接続した第１のＭＯＳＦＥＴと、ソースをソース端子に接続しドレインを第１のＭＯＳＦ
ＥＴのゲートに接続した第２のＭＯＳＦＥＴと、ドレイン端子と第１のＭＯＳＦＥＴのゲートとの間に接
続した第１の抵抗と、から少なくとも構成されることを
特徴とする制御回路内蔵絶縁ゲート型半導体装置。
【請求項２】前記第１のＭＯＳＦＥＴのゲートとソース
端子との間に第１のダイオードを更に設けてなる請求項
１記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項３】前記第１のＭＯＳＦＥＴのゲートとパワー
ＭＯＳＦＥＴのゲートとの間に第２のダイオードを更に
設けてなる請求項１または請求項２に記載の制御回路内
蔵絶縁ゲート型半導体装置。
【請求項４】ドレインを前記パワーＭＯＳＦＥＴのゲー
トに接続し、ソースをソース端子に接続した第３のＭＯ
ＳＦＥＴを更に設けてなる請求項１〜３のいずれか１項
に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項５】前記第２のＭＯＳＦＥＴのゲートとゲート
端子との間に第３のダイオードを更に設けてなる請求項
１〜４のいずれか１項に記載の制御回路内蔵絶縁ゲート
型半導体装置。
【請求項６】前記第１のＭＯＳＦＥＴのゲートとゲート
端子との間に第２の抵抗を更に設けてなる請求項１〜５
のいずれか１項に記載の制御回路内蔵絶縁ゲート型半導
体装置。
【請求項７】前記第１のＭＯＳＦＥＴのゲートとゲート
端子との間に第４のダイオードを更に設けてなる請求項
１〜６のいずれか１項に記載の制御回路内蔵絶縁ゲート
型半導体装置。
【請求項８】前記第１のＭＯＳＦＥＴのゲートとドレイ
ン端子との間に第５のダイオードを更に設けてなる請求
項１〜７のいずれか１項に記載の制御回路内蔵絶縁ゲー
ト型半導体装置。
【請求項９】前記第１のＭＯＳＦＥＴのゲートとパワー
ＭＯＳＦＥＴのゲートとの間にキャパシタを更に設けて
なる請求項７または請求項８記載の制御回路内蔵絶縁ゲ
ート型半導体装置。
【請求項１０】前記パワーＭＯＳＦＥＴのゲートとゲー
ト端子との間に第３の抵抗を更に設けてなる請求項１〜
８のいずれか１項に記載の制御回路内蔵絶縁ゲート型半
導体装置。
【請求項１１】ドレインとゲートを前記パワーＭＯＳＦ
ＥＴのゲートに接続し、ソースを前記ゲート端子に接続
した第４のＭＯＳＦＥＴを更に設けてなる請求項１〜１
０のいずれか１項に記載の制御回路内蔵絶縁ゲート型半
導体装置。
【請求項１２】ドレインとゲートを各々前記パワーＭＯ
ＳＦＥＴのドレインとゲートに接続したセンス用パワー
ＭＯＳＦＥＴと、該センス用パワーＭＯＳＦＥＴのソースと前記ソース端
子の間に電流検出素子と、ドレインを前記第１のＭＯＳＦＥＴのゲートに接続しソ
ースをソース端子に接続し電流検出素子の検出電圧をゲ
ート入力とした第５のＭＯＳＦＥＴと、を更に設けてな
る請求項１〜１１のいずれか１項に記載の制御回路内蔵
絶縁ゲート型半導体装置。
【請求項１３】ドレインとゲートを各々前記パワーＭＯ
ＳＦＥＴのドレインとゲートに接続したセンス用パワー
ＭＯＳＦＥＴと、該センス用パワーＭＯＳＦＥＴのソースと前記ソース端
子の間に電流検出素子を設け、該電流検出素子の電流検出ノードを前記第２のＭＯＳＦ
ＥＴのゲートに接続してなる請求項１〜１１のいずれか
１項に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項１４】前記ゲート端子と前記ソース端子との間
に接続した第４の抵抗と第６のダイオードの直列回路を
更に設け、前記第６のダイオードのアノードとカソード
間の電圧が小さくなると、前記第２のＭＯＳＦＥＴのゲ
ート電位が高くなるように構成してなる請求項１〜１３
のいずれか１項に記載の制御回路内蔵絶縁ゲート型半導
体装置。
【請求項１５】ゲートをゲート端子に接続し、ドレイン
をソース端子に接続し、ソースとボディを前記第１のＭ
ＯＳＦＥＴのボディに接続した第６のＭＯＳＦＥＴを更
に設けてなる請求項１〜１４のいずれか１項に記載の制
御回路内蔵絶縁ゲート型半導体装置。
【請求項１６】ゲートをソース端子に接続し、ドレイン
をゲート端子に接続し、ソースとボディを前記第１のＭ
ＯＳＦＥＴのボディに接続した第７のＭＯＳＦＥＴを更
に設けてなる請求項１〜１５のいずれか１項に記載の制
御回路内蔵絶縁ゲート型半導体装置。
【請求項１７】前記パワーＭＯＳＦＥＴのｎ型ドレイン
領域内にｐ型ウエル領域を設け、該ｐ型ウエル領域内にｎ型拡散層を設け、前記ｐ型ウエル領域を前記第１のＭＯＳＦＥＴのボディ
領域とし、前記ｎ型拡散層を前記第１のＭＯＳＦＥＴの
ソースとドレインとしたことを特徴とする請求項１〜１
６のいずれか１項に記載の制御回路内蔵絶縁ゲート型半
導体装置。