JPH0758333A - 電力用ｍｏｓｆｅｔ及びその製造方法 - Google Patents

電力用ｍｏｓｆｅｔ及びその製造方法

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JPH0758333A
JPH0758333A JP6186306A JP18630694A JPH0758333A JP H0758333 A JPH0758333 A JP H0758333A JP 6186306 A JP6186306 A JP 6186306A JP 18630694 A JP18630694 A JP 18630694A JP H0758333 A JPH0758333 A JP H0758333A
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ジュン・ウェイ・チェン
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キング・オウヤング
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ドーマン・シー・ピッツァー
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Abstract

(57)【要約】 【目的】 電力用ＭＯＳＦＥＴデバイス内に強電界の
発生することを防止して、ＭＯＳＦＥＴの性能を向上さ
せることを目的とする。 【構成】 主活性領域と、周辺ターミネーション領域
とを備えた半導体ボディと、前記活性領域内に配置され
たソース領域と、前記ターミネーション領域内に配置さ
れたフィールドプレート領域と、前記活性領域と前記タ
ーミネーション領域の上に配置された第１の絶縁層と、
前記活性領域の上の前記第１の絶縁層の上に配置された
主多結晶半導体部分と、前記ターミネーション領域の上
の前記第１の絶縁層の上に配置された周辺多結晶半導体
区分と、前記主多結晶部分と前記周辺多結晶区分の上に
配置された第２の絶縁層と、前記主多結晶部分に接触す
るゲート電極と、ソース電極と、前記半導体ボディに接
触するドレイン電極とからなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの構造
及び製造方法に関し、特に電力用ＭＯＳＦＥＴ及び関連
するターミネーション構造に関する。
【０００２】
【従来の技術】電力用ＭＯＳＦＥＴは、自動車用電気シ
ステム、及び電力管理などの用途に用いられている。図
１は、Ｎチャネル電力用ＭＯＳＦＥＴの典型的な構造を
表している。Ｎ＋シリコン基層２の上に形成された１つ
のＮ−エピタキシャルシリコン層１は、デバイス内の２
個のＭＯＳＦＥＴセルの、高濃度Ｐ＋領域３及び４と、
Ｐボディ領域５及び６と、Ｎ＋ソース領域７及び８とを
含む。連続したソース・ボディ電極１２は、エピタキシ
ャル層１の特定の表面部分の上に延在している。
【０００３】２つのセルのＮ型ドレイン領域は、図１の
上側の半導体層に延在するＮ−エピタキシャル層１の一
部によって形成されている。ドレイン電極（個々に図示
されていない）は、Ｎ＋基層２の底面に設けられてい
る。ゲート酸化膜１６及びゲートポリシリコン１８を有
する絶縁ゲート構造が、ボディ領域のチャネル及びドレ
イン領域の上に配置されている。
【０００４】電力用ＭＯＳＦＥＴデバイスを製造するた
めに、多くの異なる方法が用いられてきた。これらの製
造方法は概ね、高濃度の拡散を用いている。例えば、Ｌ
ｉｄｌｏｗらによる英国特許第２，０３３，６５８Ａ号
明細書に開示された方法では、約４μｍの厚さの高濃度
のＰ型領域と、約３μｍの厚さのＰ型ボディ領域が形成
される。
【０００５】商業的に入手可能な電力用ＭＯＳＦＥＴと
しては、Ｓｉｌｉｃｏｎｉｘ社によって製造されたＳＭ
Ｐ６０Ｎ０５が挙げられる。このＳＭＰ６０Ｎ０５は、
３．５ｍΩ／cm2の特定のオン抵抗を備えている。ＳＭ
Ｐ６０Ｎ０５を製造する方法によって、Ｐボディ領域に
対する２．５〜５．０μｍの接合部の深さと、Ｐ＋ボデ
ィ接触ゾーンに対する５．０〜６．０μｍの接合部の深
さと、Ｎ＋ソース領域に対する０．５〜１．０μｍの接
合部の深さが形成される。
【０００６】
【発明が解決しようとする課題】本発明は、電力用ＭＯ
ＳＦＥＴデバイス内に強電界の発生することを防止し
て、ＭＯＳＦＥＴの性能を向上させることを目的とす
る。
【０００７】
【課題を解決するための手段】上述された目的は、主活
性領域及び周辺ターミネーション領域を備えた、第１の
導電型の半導体ボディの主面に沿った第１の絶縁層を形
成する過程と、前記第１の絶縁層の上に非単結晶半導体
層を堆積する過程と、前記ターミネーション領域の上に
前記非単結晶層の少なくとも一部を貫通する開口部を形
成する過程と、前記開口部を通して前記半導体ボディ内
に前記第１の導電型とは相異なる第２の導電型のドーパ
ントを導入し、前記ターミネーション領域に前記第２の
導電型のフィールドプレート領域を形成する過程と、前
記非単結晶層に沿って及び前記開口部の上に第２の絶縁
層を形成する過程と、少なくとも前記第２の絶縁層の一
部を選択的に除去し、（ａ）前記フィールドプレート領
域の少なくとも一部と、（ｂ）前記ターミネーション領
域の上の前記非単結晶層の少なくとも一部とを露出させ
る過程と、前記絶縁層の上の導電性材料のパターン化さ
れた層を形成し、前記導電性材料の単一の部分が前記フ
ィールドプレート領域と、前記ターミネーション領域の
上の前記非単結晶層とに接触し、前記ターミネーション
領域の上の前記非単結晶層の露出された部分が、前記活
性領域と、前記導電性材料の前記単一の部分の両方を横
方向に囲繞するようにする過程と、その後、前記露出さ
れた部分の前記非単結晶層をエッチングし、前記ターミ
ネーション領域の上の前記非単結晶層の材料を、（ａ）
前記導電性材料の前記単一の部分に接触する第１の非単
結晶区分と、（ｂ）前記第１の非単結晶区分を概ね横方
向に囲繞する横方向に分離された第２の非単結晶区分と
に分割する過程とを有することを特徴とする電力用ＭＯ
ＳＦＥＴの製造方法を提供することによって達成され
る。
【０００８】
【作用】本発明は、単結晶半導体を、主アクティブ領域
と周辺のターミネーション領域に分割することによって
形成された電力用ＭＯＳＦＥＴの新規なターミネーショ
ン構造を提供する。
【０００９】本発明の第１の特徴は、概ね均一な厚みの
第１の絶縁層が、アクティブ領域及びターミネーション
領域の上に配置されていることである。第１の絶縁層の
厚さは、好ましくは１００〜１０００Åである。第１の
絶縁層は、電力用ＭＯＳＦＥＴのゲート絶縁層として働
く。
【００１０】周辺の多結晶半導体区分は、ターミネーシ
ョン領域の上部の第１の絶縁層の上に配置されている。
第２の絶縁層が、周辺の多結晶シリコン区分の上に配置
されている。ＭＯＳＦＥＴのソース電極は、アクティブ
領域と接続されている。ソース電極の終息部分は、ター
ミネーション領域と周辺の多結晶区分にも接続されてい
る。ソース電極の終息部分と、周辺の多結晶区分と、周
辺の多結晶区分の周囲に配置された第１の絶縁層の下の
フィールドリングとの組合せによって、好ましくない強
電界の発生を防止して、ＭＯＳＦＥＴの性能を向上させ
るフィールドプレートが形成される。
【００１１】本発明の他の特徴は、一対の横方向に分離
された多結晶半導体区分が、ターミネーション領域の上
の第１の絶縁層に配置されていることである。第２の絶
縁層が、２つの多結晶区分の上に配置されている。本発
明の第１の特徴と同様に、ソース電極は、アクティブ領
域と、ターミネーション領域と、多結晶区分の１つとに
接続されている。
【００１２】他の多結晶区分は、スクライブライン（ｓ
ｃｒｉｂｅ−ｌｉｎｅ）区分の拡張領域の上に延在し、
この拡張領域では半導体が別個のダイスに切断される。
ターミネーション構造は、この第２の多結晶区分と接触
する特別な金属部分を含む。方形切断（ｄｉｃｉｎｇ）
過程の間、第２の多結晶区分及びその上に配置された特
別な金属部分は、半導体に電気的に短絡されている。こ
れによって、特別な金属部分は第２の多結晶区分と組み
合わされて、ＭＯＳＦＥＴの外周部分と等しい電位とな
り、故障の可能性が減少される。
【００１３】以上の本発明の２つの特徴では、主要な多
結晶半導体部分が、大部分が活性領域を覆う第１の絶縁
層の上に配置され、かつＭＯＳＦＥＴのゲート電極と接
触している。本発明の第３の特徴は、主多結晶部分と、
特定の金属部分と、特定の金属部分の下に配置された多
結晶区分とからなる構造に関する。この構造は、溝絶縁
されたデバイスを含む広範囲に亘るＭＯＳＦＥＴに用い
ることができる。
【００１４】本発明は、本発明のＭＯＳＦＥＴ構造を製
造する能率化された方法を提供する。この製造方法の重
要な特徴は、非単結晶半導体層を上述された対応する多
結晶部分と多結晶区分に分割する過程を用いていること
である。始めに、非単結晶層が第１の絶縁層の上に堆積
される。次に非単結晶層がパターン化され、主非単結晶
部分と周辺非単結晶部分が形成される。主非単結晶部分
は、上述された主多結晶部分に対応し、概ね活性領域の
上に配置されている。一方、周辺非単結晶部分はターミ
ネーション領域の上に配置されている。
【００１５】第２の絶縁層が非単結晶部分の上に形成さ
れる。金属層が堆積されかつパターン化され、ソース電
極とゲート電極及び所望に応じて特別な金属部分が形成
される。次に、一般にデフレックル（ｄｅｆｒｅｃｋｌ
ｅ）エッチングと呼ばれるエッチング過程が実施され、
周辺多結晶部分が第１の周辺多結晶区分と第２の周辺多
結晶区分にそれぞれ対応する第１の非単結晶区分と第２
の非単結晶区分に分割される。
【００１６】非単結晶層は好ましくは多結晶構造として
堆積されたシリコンからなる。しかし、非単結晶層をア
モルファス構造として堆積することもできる。後者の場
合、ＭＯＳＦＥＴ製造過程中の通常の加熱操作によっ
て、アモルファスシリコンが多結晶シリコンに変換され
る。
【００１７】上述された種々の層及び領域を製造するた
めには４個のマスキング過程のみが必要とされる。最後
にパッシベーションマスク過程を用いることによって、
マスキング過程の合計数は５個という非常に少ない数と
なる。その結果本発明の製造過程は非常に効率のよいも
のとなる。
【００１８】
【実施例】好適な実施例に関する説明及び好適な実施例
を表す図面では、同一部分または概ね等しい部分には同
一の符号が付されている。
【００１９】本発明に基づけば、バーチカルＮチャネル
電力用二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）が、５
個のマスキング過程を必要とする方法によって製造され
る。ＤＭＯＳＦＥＴデバイスは、ターミネーション構造
によって横方向に囲繞されたＤＭＯＳＦＥＴセルの集合
からなる。図２〜図１４は、ターミネーション構造に沿
った外側のＤＭＯＳＦＥＴセルの１つを製造するための
さまざまな過程を表している。
【００２０】図２に示されているように、ＤＭＯＳＦＥ
Ｔデバイスの製造方法は、高濃度にドープされたＮ型単
結晶シリコン基層２００１の上に低濃度にドープされた
Ｎ型シリコンエピタキシャル層２０００を堆積すること
によって始まる。Ｎ−エピタキシャル層２０００は、５
〜２０μｍの厚さを有し、かつ４×１０15〜４×１０16
原子／cm3のドーパント濃度を有する。Ｎ＋基層２００
１は、２×１０19〜８×１０19原子／cm3のドーパント
濃度を有する。基層２００１は実際にはおよそ５００μ
ｍの厚さを有するが、例示を容易にするために厚みを縮
小されて表されている。
【００２１】基層２０００及びエピタキシャル層２００
１によって構成された半導体ボディは、（ａ）ＤＭＯＳ
ＦＥＴセルが形成される主活性領域と、（ｂ）前記主活
性領域を横方向に囲繞する周辺ターミネーション領域と
を有する。図面内の破線Ａは、活性領域とターミネーシ
ョン領域との区分を表し、破線Ａの左側には活性領域が
配置され、破線Ａの右側にはターミネーション領域が配
置されている。ターミネーション領域のスクライブライ
ン区分は、図面内の破線Ｓの右側に配置されている。二
酸化シリコンからなる薄い絶縁ゲート層２００２は、エ
ピタキシャル層２０００の上面全体に熱成長によって形
成されほぼ等しい厚さを有する。図２では、ゲート酸化
膜２００２は１００〜１０００Åの厚さを有する。
【００２２】多結晶シリコン（ポリシリコン）層は、厚
さ４０００〜５０００Åを有するように薄い酸化膜２０
０２の上に堆積される。第１のマスキング過程では、ポ
リシリコン層が異方性エッチング液を用いて特定の部分
を除去することによってパターン化され、ポリシリコン
部分２００３Ａ、２００３Ｂ及び２００３Ｃが残され、
下側の薄い酸化膜２００２の選択された部分が露出され
る。図３では、ポリシリコン部分２００３Ａ及び２００
３Ｂが、図３の平面外の部分と接続され、活性領域の上
に概ね配置された単一の主ポリシリコン部分を形成す
る。周辺ポリシリコン部分２００３Ｃは、ターミネーシ
ョン領域を覆い、かつ主ポリシリコン部分２００３Ａと
２００３Ｂの周囲に延在するリングとして横方向に形成
される。
【００２３】エッチング過程の結果、開口部２００４
が、活性領域の一部分の上に形成されたポリシリコンを
貫通して形成され、この活性領域には外部のＤＭＯＳＦ
ＥＴセルが形成される。図３の平面外の多数の他の開口
部２００４が、活性領域の他の部分の上にポリシリコン
を貫通して形成され、この活性領域の他の部分には他の
ＤＭＯＳＦＥＴセルが形成される。環状の開口部２００
５もまた、ターミネーション領域の上のポリシリコンを
貫通して形成される。
【００２４】図４に示されているように、開口部２００
４及び２００５からエピタキシャル層２０００内に薄い
酸化膜２００２を通して、低濃度のＰ型ボディ領域に対
するイオン注入が行われる。残りのポリシリコン部分２
００３Ａ、２００３Ｂ及び２００３Ｃは、注入マスクと
して働く。このイオン注入は、イオン加速電圧４０〜５
０ｋｅＶ、ドーズ量１×１０13〜３×１０14イオン／cm
2で、ホウ素（Ｂ+）を用いて行われる。
【００２５】注入されたホウ素は、ボディ拡散と呼ばれ
る加熱操作中に、エピタキシャル層２０００内により深
くドライブインされる。図５に示されているように、ホ
ウ素がエピタキシャル層２０００内に０．５〜２．０μ
ｍ拡散されるまで、温度１０５０〜２０００℃で５〜１
２０分間、ボディ拡散が実施される。注入されたホウ素
は更に、ポリシリコン部分２００３Ａ〜２００３Ｃの一
部の下に横方向に０．４〜１．６μｍ拡散する。こうし
て、ホウ素がＰ−ボディ領域２００６とＰ−リング領域
２００７とを形成する。他のＰ−ボディ領域２００６
も、図５の平面外の開口部２００４の下に同時に形成さ
れる。リング領域２００７は、半導体ボディの活性領域
全体を横方向に囲繞する。
【００２６】一方、不活性セルの集合に対して、横方向
に分離されたＰ−領域をエピタキシャル層２０００内に
形成することもできる。そのような不活性セルは、活性
セルとポリシリコンリング２００３Ｃとの間の環状の行
内に配置されている。
【００２７】ボディ拡散過程の一部の間に、酸化性雰囲
気が用いられる。その結果、その構造で不活性領域に対
するリング領域２００７または横方向に分離されたＰ−
領域が用いられているかどうかに関わらず、ボディ拡散
過程の間に、酸化シリコン層２００８Ａ、２００８Ｂ及
び２００８Ｃが、ポリシリコン部分２００３Ａ〜２００
３Ｃの露出された上面及び側面の上に形成される。酸化
膜２００８Ａ及び２００８Ｂは、図６の平面外に接合さ
れる。
【００２８】図６に示されているように、ポジティブフ
ォトレジスト層が提供され、第２のマスキング過程内で
発達させられ、フォトレジストの局部的なブロッキング
領域を形成する。このフォトレジストは概ね１．５μｍ
の厚さを有する。フォトレジストのブロック２００９
は、Ｐ−型に注入されたボディ領域を形成するための各
開口部２００４の一部内に形成される。各開口部２００
４の残りの部分は、環状部分２００４Ａとして働く。フ
ォトレジストのブロック２０１０がターミネーション領
域内に形成され、ポリシリコン内の開口部２００５を完
全に被覆する。フォトレジストのブロック２０１０は、
開口部２００５の横方向の境界を越えて、ポリシリコン
部分２００３Ｂ及び２００３Ｃの少なくとも一部の上に
延在するので、フォトレジストマスクが右または左に不
整合となり、Ｐ−リング領域２００７の一部が露出され
ることはない。
【００２９】次に図７に示すように、ソース領域への高
濃度のＮ型ドーパントが注入される。この注入過程は、
イオン加速電圧８０〜１５０ｋｅＶ及びドーズ量５×１
０15〜８×１０15イオン／cm2で、砒素（Ａｓ+）を用い
て行われる。こうして、Ｎ＋領域２０１１が、活性領域
内のフォトレジストブロック２００９の周りの環状の開
口部２００４Ａの下に形成される。各Ｎ＋領域２０１１
は、上側から見た場合、環状の形状を備えている。この
環状の形状をしたＮ＋領域２０１１の外側及び内側の境
界は、六角形、四角形、八角形または長い帯状の長方形
などの多角形であってよい。環状のＮ＋領域２０１１の
内側の境界及び外側の境界は、上側からみた場合、異な
る形状を有することも可能である。フォトレジストブロ
ック２０１０が、開口部２００５内の酸化膜２００２の
表面全体を被覆しているので、Ｎ＋領域がターミネーシ
ョン領域内の開口部２００５の下に形成されることはな
い。
【００３０】その後に、フォトレジストブロック２００
９及び２０１０が除去される。ソース拡散と呼ばれる加
熱操作の間に、Ｎ＋領域２０１１が、活性領域内のＰ−
領域２００６内に更にドライブインされる。図８には、
領域２０１１が下向きに０．３〜０．７μｍ拡散される
まで、酸化性雰囲気内で３０〜６０分間、９００〜１０
００℃で、ソース拡散が行われる様子が表されている。
【００３１】ソース拡散が行われた後、図８に示すよう
に、ほう燐珪酸ガラス（ＢＰＳＧ）層２０１２が堆積さ
れ、構造の上にフローオーバーする。ＢＰＳＧ層２０１
２は、１．２〜１．４μｍの厚さを有する。
【００３２】浅い接合部を備えた応用例では（０．１〜
０．３μｍ）、ソース拡散を省略することができる。Ｎ
＋領域２０１１は、図７のＮ＋領域２０１１によって例
示された位置に概ね残される。Ｎ＋領域２０１１内の砒
素は、ＢＰＳＧのフローオーバー中に活性化される。
【００３３】第３のマスク過程が実施され、図９に示す
ように、ＢＰＳＧ層２０１２内に開口部２０１３Ａ、２
０１３Ｂ、２０１３Ｃ、２０１３Ｄ、及び２０１３Ｅが
形成され、ＢＰＳＧ層の一部２０１２Ａ、２０１２Ｂ、
２０１２Ｃ、２０１２Ｄ、２０１２Ｅ、及び２０１２Ｆ
が残される。開口部２０１３Ａのような他の多くの開口
部が、図９の平面外の活性領域内のＢＰＳＧ層２０１２
を貫通して形成されている。同様に、図９の外側の平面
には、開口部２０１３Ｂのような他の多くの開口部が形
成されている。
【００３４】ＢＰＳＧの一部２０１２Ａ〜２０１２Ｃ
は、図９の平面外に接続されている。各開口部２０１３
Ｃ〜２０１３Ｅは、活性領域を囲繞する環状の開口部か
らなる。従って、ＢＰＳＧの部分２０１２Ｄ〜２０１２
Ｆは、互いに横方向に分離されかつＢＰＳＧ部分２０１
２Ａと２０１２Ｂと２０１２Ｃとの組合せから分離され
た環状領域からなる。
【００３５】各開口部２０１３Ａは、フォトレジストブ
ロック２００９の１つによって予め被覆された表面の一
部の上に配置され、従って下側に配置された環状領域Ｎ
＋領域２０１１の内側の環状部分のみが露出される。開
口部２０１３Ｃは、フォトレジストブロック２０１０に
よって予め被覆された表面の一部の上に配置され、従っ
てＢＰＳＧ領域２０１２Ｄは、開口部２００５の内側の
酸化膜２００２の一部の上及びポリシリコン領域２００
３Ｃの上に延在する。開口部２０１３Ａ及び２０１３Ｃ
は、ＢＰＳＧ層２０１２とその下側に配置されたゲート
酸化膜２００２を貫通し、エピタキシャル層２０００の
上面で終息する。
【００３６】各開口部２０１３Ｂは、ＢＰＳＧ層２０１
２と酸化膜２００８Ｂを貫通し、ポリシリコン部分２０
０３Ｂの上面で終息している。酸化膜２００８Ｂは、酸
化膜部分２００８Ｂ１と２００８Ｂ２とに分割され、こ
れらの酸化膜部分は図９の平面外と接続されている。
【００３７】開口部２０１３Ｄと２０１３Ｅは、ＢＰＳ
Ｇ層２０１２及び酸化膜２００８Ｃを貫通し、ターミネ
ーション領域内のポリシリコン部分２００３Ｃの上面で
終息している。このようにして、開口部２０１３Ｄと２
０１３Ｅは、ポリシリコン部分２００３Ｃの選択された
領域の２つの分離された部分を露出する。開口部２０１
３Ｄと２０１３Ｅは環状の開口部であるために、酸化膜
２００８Ｃは、互いに横方向に分離された環状の酸化膜
区分２００８Ｃ１と、２００８Ｃ２と、２００８Ｃ３と
に分割される。
【００３８】図１０に示されているように、活性領域の
各Ｐ−領域２００６の一部と、ターミネーション領域の
Ｐ−リング領域２００７の一部内へ更にＰ型のドーパン
トを注入することによって高濃度のＰ型イオン注入が行
われる。このイオン注入は、イオン加速電圧４０〜６０
ｋｅＶ及びドーズ量１×１０14〜１×１０15イオン／cm
2で、ホウ素（Ｂ+）を用いて行われる。このイオン注入
によって、後の過程で加えられる金属電極とのより良好
な面接触が提供される。
【００３９】注入されたホウ素は、ボディ接触拡散と呼
ばれる加熱操作によって、Ｐ−領域２００６及び２００
７内に更にドライブインされる。こうしてＰ＋ボディ接
触領域２０１４Ａが各ボディ領域２００６内に形成さ
れ、環状のＰ＋ターミネーション接触領域２０１４Ｂ
が、図１１に示されているように、リング領域２００７
内に形成される。
【００４０】ボディ接触拡散過程が、酸化性雰囲気また
は不活性雰囲気内で温度９００〜９５０℃で３０〜６０
分間実施される。ＢＰＳＧ２０１２が同時にリフロー
（ｒｅｆｌｏｗ）され、ＢＰＳＧ２０１２内の開口部２
０１３Ａ〜２０１３Ｅと同時にが形成された急峻なＢＰ
ＳＧのエッジを除去する。このリフローによって、最終
的な構造内で良好な金属ステップカバレッジが形成され
る。急速な焼き鈍し過程もまた、注入されたホウ素を領
域２００６及び２００７内に更に拡散させるために用い
られる。
【００４１】図１２に示されているように、厚さ２〜４
μｍのアルミニウムなどの金属層２０１５が、スパッタ
リングによってＢＰＳＧ層２０１２の開口部２０１３Ａ
〜２０１３Ｅ内に下向きに延在するように形成される。
従って、金属層２０１５は、開口部２０１３Ａと２０１
３Ｃを通してＰ＋領域２０１４Ａと２０１４Ｂとに接触
する。金属層２０１５は、開口部２０１３Ｂを通してポ
リシリコン部分２００３Ｂと接触する。更に金属層２０
１５は、開口部２０１３Ｄ及び２０１３Ｅを通して選択
された２つの位置でターミネーション領域内のポリシリ
コン部分２００３Ｃと接触する。
【００４２】図１３に示されているように、ウェットエ
ッチングによって金属層２０１５の選択された部分を除
去するための第４のマスキング過程が実施され、ソース
金属電極２０１５Ａと、金属ゲートファインダ電極２０
１６と、ターミネーション金属部２０１５Ｂが形成され
る。以下に説明されるように、電極２０１５Ａ及び２０
１５Ｂは、互いに連続しており、組合せソース電極が形
成されることが注意される。この過程中に、開口部２０
１３Ｅ内の金属がエッチングによって除去され、開口部
２０１３Ｅの底部の周囲のポリシリコン部分２００３Ｃ
の上面が露出される。金属層２０１５は、少量のシリコ
ンを含むので、金属をウェットエッチングする過程の後
にシリコンの残留物が残される。
【００４３】本発明では、デフレックルエッチングが実
施され、金属ウェットエッチングの後に残されたシリコ
ンの残留物を除去し、ＢＰＳＧ層２０１２内の開口部２
０１３Ｅによって露出されたポリシリコン部分２００３
Ｃの一部を貫通する開口部が形成される。その結果、開
口部２０１３Ｅが、エピタキシャル層２０００の上の薄
い酸化膜２００２の上面まで延在し、この上面で終息す
る。環状の第１のポリシリコン区分２００３Ｃ１と環状
の第２のポリシリコン区分２００３Ｃ２が、始めのポリ
シリコンリング２００３Ｃから形成される。ポリシリコ
ン区分２００３Ｃ２が、図１３に示されているようにタ
ーミネーション領域のスクライブライン区分の上に延在
する。
【００４４】金属エッチング及びデフレックルエッチン
グの後に、パッシベーション層２０１８が図１４に示さ
れているように構造の上面全体の上に堆積される。第５
の最終的なマスキング過程が実施され、パッシベーショ
ン層２０１８を貫通し金属ゲートパッド及び金属ソース
パッドで終息する開口部が形成される。これらのゲート
パッド及びソースパッドは、図１４の平面外に配置され
ている。
【００４５】次に、基層２００１の底面が構造の厚さが
３５０〜４５０μｍとなるまでバックラップ（ｂａｃｋ
ｌａｐ）（グランドダウン：ｇｒｏｕｎｄ ｄｏｗｎ）
される。金属ドレイン２０１７が、Ｎ＋シリコン基層２
００１の裏側面にスパッタされる。その結果形成された
構造が図１４に示されている。
【００４６】図１４では、環状のＢＰＳＧ部分２０１２
Ｅとその下に配置された薄い酸化膜区分２００８Ｃ２
が、ターミネーション金属部分２０１５Ｂを開口部２０
１３Ｅの内側エッジ（左側のエッジ）に沿ったポリシリ
コン区分２００３Ｃ１から分離している様子が示されて
いる。代わりに、ＢＰＳＧ部分２０１２Ｅ及び酸化膜部
分２００８Ｃが省略され、ターミネーション金属部分２
０１５Ｂがポリシリコン区分２００３Ｃ１の外周部分ま
で延在することも可能である。
【００４７】図１５には、金属部分２０１５Ｂの終息部
と、ポリシリコン区分２００３Ｃ１とが、その外側の境
界面で接触する完成された変形実施例が示されている。
図９の開口部２０１３Ｄ及び２０１３Ｅが単一の開口部
２０１３ＤＥとなるように、図９の構造をエッチングす
るために用いられたフォトレジストマスクを変形するこ
とによって、図１５の構造が形成される。後者のデフレ
ックルエッチングの間、開口部２０１３ＤＥの環状部分
はポリシリコン部分２００３Ｃを貫通し、ポリシリコン
部分２００３Ｃをポリシリコン区分２００３Ｃ１と２０
０３Ｃ２とに分割し、ターミネーション金属部２０１５
Ｂが開口部２０１３ＤＥまで延在している。パッシベー
ション層２０１８を堆積しかつパターン化することによ
って、図１５に示された構造が形成される。
【００４８】図１６には、図１５のポリシリコンレイア
ウトに対応するゲートフィンガ電極２０１６及び組合せ
ソース電極２０１５Ａ／２０１５Ｂの金属レイアウトが
表されている。図１６の長方形パッド２１０１は金属ゲ
ートパッドを表している。長方形パッド２１０２は金属
ソースパッドを表している。
【００４９】高電圧ＤＭＯＳＦＥＴデバイスは、高い逆
バイアス状態に対する耐性を備えていなければならな
い。逆バイアス状態では、各活性セルのＰボディ領域と
エピタキシャル層のＮ型材料との間に形成されたＰＮ接
合部はデプリーション状態となっている。逆バイアス電
圧の増加にともないＰＮ接合部がより高いデプリーショ
ン状態となるとき、デプリーション領域は接合部からよ
り外側に延在することになる。デプリーション領域が平
坦かつ連続な表面を有する場合、デプリーション領域の
表面にはほぼ一定の電界が存在することになる。デプリ
ーション領域が均一な表面を備えていない場合、局部的
に強電界が存在することになる。従って、そのデプリー
ション領域内のシリコンは、強電界の存在する局部的な
領域で始めにブレークダウンすることになる。従って、
フィールドプレートがターミネーション領域内で用いら
れ、デプリーション領域の表面の外形をより平坦にし、
ＤＭＯＳＦＥＴデバイスがブレークダウンする逆バイア
ス電圧をより高くするように、基層内の電界に影響を与
える。
【００５０】上述された実施例では、ポリシリコン区分
２００３Ｃ１が、ターミネーション金属部分２０１５Ｂ
によってＰ＋リング２０１４Ｂに電気的に接続されてい
る。Ｐ−リング２００７、Ｐ＋リング２０１４Ｂ、金属
部分２０１５Ｂ、及びポリシリコン区分２００３Ｃ１が
ターミネーションフィールドプレートを形成する。フィ
ールドプレートのポリシリコン区分２００３Ｃ１は、薄
い酸化膜２００２によってその下に配置されたエピタキ
シャル層と絶縁されている。高電圧で逆バイアスされた
場合、デプリーション領域はその下に配置されたポリシ
リコン区分２００３Ｃ１の影響によって、エピタキシャ
ル層２０００の上側面に沿って形成される。
【００５１】図１８は、高電圧によって逆バイアスされ
たデプリーション領域の外形２１００の概略図であり、
ドレインとソースとの間の電圧は約２０Ｖであり、ゲー
トとソースとの間の電圧は約２０Ｖである。図１９は、
ポリシリコンリング２００３Ｃ１が存在しない場合の、
高電圧によって逆バイアスされたデプリーション領域２
１００の外形を表す概略図である。図１８のデバイスが
ブレークダウンを起こす局部的な高い電界を備えた領域
が、図１９の点Ｂによって示されており、図１９ではＰ
−リング２００７が薄い酸化膜２００２に沿ってエピタ
キシャル層２０００の上部に到達している。図１８で
は、ポリシリコンフィールドリング２００３Ｃ１がデプ
リーション領域の外形を平坦にし、点Ｂでのデプリーシ
ョン領域の比較的急峻な不連続性を除去している。
【００５２】その結果形成されたバーチカルＤＭＯＳＦ
ＥＴデバイスのブレークダウン電圧は、組合せソース電
極２０１５Ａ／２０１５Ｂとドレイン電極２０１７との
間で測定することができる。大きな負の電圧がデバイス
に加えられた場合、負の電圧が、ターミネーション金属
（２０１５Ｂ、図１８の平面外のソース金属部２０１５
Ａに電気的に接続されている）と、基層２００１の底面
のドレイン金属部２０１７との間に印加される。酸化膜
２００２と下側に配置されたデプリーション領域には静
電容量が存在するので、デバイスに印加された大きな負
の電圧は、その一部がポリシリコン区分２００３Ｃ１の
下の酸化膜２００２で減少し、更にその一部がその下に
配置されたシリコン層内のデプリーション領域内で減少
する。従って、酸化膜２００２はブレークダウンを起こ
さないため及びその機能を十分に実施するために、印加
された負の電圧全体に対する耐性を備えている必要はな
い。上述された過程では、酸化膜２００２は約５００Å
の厚さを有し、約３５Ｖの電圧が印加された場合にも絶
縁破壊を起こさない。バーチカルＤＭＯＳＦＥＴのブレ
ークダウン電圧は約４０Ｖである。比較的薄い酸化膜に
対して絶縁破壊に対する耐性が要求される実施例では、
この５個の過程からなる上述された実施例は特に有効で
ある。
【００５３】図１４の最終的な構造では、ターミネーシ
ョン領域のポリシリコンリング２００３Ｃ２は、ターミ
ネーション領域のスクライブライン区分内のエピタキシ
ャル層２０００の表面をマスクするために部分的に用い
られている。ターミネーション領域のスクライブライン
区分がマスクされていない場合、エピタキシャル層２０
００のスクライブライン区分は、図１０のＰ型注入過程
の間にＰ型のドーパントをドープされることになる。寄
生ＮＰＮＰサイリスタ（ＳＣＲ）が、活性領域のＮ＋領
域２０１１から、活性領域のＰ−領域２００６と、Ｎ−
エピタキシャル層２０００と、ターミネーション領域の
スクライブライン区分内のＰ＋領域までの間に形成され
ることになる。本発明では、ポリシリコンリング２００
３Ｃ２が、スクライブライン領域のエピタキシャル層部
分内にＰ＋領域が形成されることを防止するために用い
られる。スクライブライン領域でダイスを切断する間、
ポリシリコンリング２００３Ｃ２は、その下に配置され
たエピタキシャル層２０００と電気的に短絡される。こ
の接続によって、ポリシリコンリング２００３Ｃ２に電
荷が貯えられることが防止され、スクライブラインのポ
リシリコンリング２００３Ｃ２の下にデプリーション領
域が形成されることが防止されるので、この接続は効果
的である。開口部２０１３Ｅは、ポリシリコンフィール
ドプレートリング２００３Ｃ１を外側のポリシリコンリ
ング２００３Ｃ２から絶縁し、ポリシリコンリング２０
０３Ｃとエピタキシャル層２０００との間の接続が、活
性ＭＯＳＦＥＴセルの性能を低下させることを防止す
る。
【００５４】上述された方法の変形実施例では、特別な
金属部分が、ターミネーション金属部２０１５Ｂの外側
のターミネーション領域に提供されている。この変形実
施例の初めの過程は、初めに説明された実施例の図１２
に示された過程と等しいが、図９のＢＰＳＧエッチング
で用いられたフォトレジストマスクが、新たな金属区分
の所望の位置で、環状の開口部２０１３Ｅの外側のＢＰ
ＳＧ層２０１２及びその下に配置された酸化膜２００８
Ｃを貫通する新たな環状開口部を形成するように変形さ
れている点が異なる。
【００５５】図２０及び図２１は、この変形実施例の残
りの過程を例示している。図２０及び図２１の部分２０
１３Ｆは、ＢＰＳＧエッチングの間にＢＰＳＧ層２０１
２及び酸化膜２００８Ｃを貫通して形成された新たな環
状開口部を表している。従って、この変形実施例では図
９のＢＰＳＧ部分２０１２Ｆは、横方向に分離された環
状のＢＰＳＧ部分２０１２Ｆと、２０１２Ｇとに分割さ
れている。同様に、図９の下側に配置された酸化膜２０
０８Ｃ３は、横方向に隔てられた酸化膜２００８Ｃ３
と、２００８Ｃ４とに分割されている。
【００５６】図２０は、この変形実施例の第４のマスク
過程での金属エッチングを表している。このマスク過程
では、図１２の金属層２０１５は選択的にエッチングさ
れ、ソース金属電極２０１５Ａと、ゲートフィンガー金
属電極２０１６と、ターミネーション金属部２０１５Ｂ
と、特別な新たな金属部２０１９とが形成される。引き
続き実施されるデフレックルエッチングの間、開口部２
０１３Ｅがポリシリコン部分２００３Ｃを貫通し、上述
された方法でポリシリコン部分２００３Ｃを、ポリシリ
コン区分２００３Ｃ１と２００３Ｃ２とに分割する。図
２０に示されているように、新たな金属部分２０１９
は、ターミネーション領域内のポリシリコン区分２００
３Ｃ２と接触するが、スクライブライン部分の上には延
在していない。
【００５７】次に、パッシベーション層２０１８が図２
１に示された構造の上に形成される。パッシベーション
層２０１８と、ＢＰＳＧ部分２０１２Ｇと、酸化膜２０
０８Ｃ４との組合せが、その外側の境界に沿って金属部
分２０１９を横方向に囲繞する。
【００５８】基層２００１の底面がバックラップされ、
その後に図２１に示されているように基層２００１の底
面に金属ドレイン電極２０１７が形成される。図２１の
平面外に対してパッドマスキング過程が実施され、パッ
シベーション層２０１８を貫通する開口部が形成され、
図１７のゲートパッド２１０１及びソースパッド２１０
２が露出される。
【００５９】新たな金属部分２０１９の導電率は、ポリ
シリコン区分２００３Ｃ２の導電率よりも十分に高い。
ダイをスクライブする（ｄｉｅ ｓｃｒｉｂｉｎｇ）
間、ポリシリコン区分２００３Ｃ２がエピタキシャル層
２０００と電気的に短絡され、金属部分２０１９が、ポ
リシリコン区分２００３Ｃ２に沿ったターミネーション
領域の外側の周縁部の電位を等しく保つ。
【００６０】図１４の構造を、図１５の構造に変換した
ように、環状のＢＰＳＧ部分２０１２Ｅとその下に配置
された酸化膜２００８Ｃ２は、図２１の構造で省略する
ことができる。したがって、ターミネーション金属２０
１５Ｂとポリシリコン区分２００３Ｃ１は、その外側の
周辺部で互いに接触する。同様に、図２１では環状のＢ
ＰＳＧ部分２０１２Ｆとその下に配置された酸化膜２０
０８Ｃ３を省略できるので、保護用金属２０１９はポリ
シリコン区分２００３Ｃ２の内側の境界まで延在する。
【００６１】図２１の構造のうちＢＰＳＧ部分２０１２
Ｅ及び２０１２Ｆと、その下側に配置された酸化膜２０
０８Ｃ２及び２００８Ｃ３が、全て除去された場合の構
造の例が、図２２に表されている。図２２の構造は、開
口部２０１３Ｄ〜２０１３Ｆを単一の開口部２０１３Ｄ
ＥＦに融合するように、図９のＢＰＳＧエッチングで用
いられたホトレジストを更に変形することによって形成
される。デフレックルエッチングの間、開口部２０１３
ＤＥＦの環状部分は、ターミネーション金属部２０１５
Ｂとポリシリコン部分２００３Ｃ１がそれらの外側の境
界面で接触するようにポリシリコン部分２００３Ｃを貫
通している。新たな金属部分２０１９とポリシリコン区
分２００３Ｃ２も同様にその内側の境界面で接触してい
る。パッシベーション層２０１８を堆積しパターン化す
ることによって、図２２の構造が形成される。
【００６２】図１６及び図１７は、図２１の構造に対す
るパターン化されたポリシリコン層の可能なレイアウト
を表している。図２３は、ゲート電極２０１６と、組合
せソース電極２０１５Ａ／２０１５Ｂと、金属部分２０
１９に対する対応する金属レイアウトを表している。図
２３に表されているように、金属部分２０１９は、電極
２０１６及び２０１５Ａ／２０１５Ｂを横方向に囲繞す
るストリップを形成する。
【００６３】本発明のターミネーション構造は、溝絶縁
を用いた電力用ＭＯＳＦＥＴに用いることができる。そ
の溝絶縁された電力用ＭＯＳＦＥＴの適切な例は、米国
特許第５，３１６，９５９号明細書に開示されている。
図２１及び図２２の特別な金属部分２０１９のような周
辺部の金属部分を含むターミネーション構造は、米国特
許第５，３１６，９５９号明細書に開示された溝絶縁さ
れた電力用ＭＯＳＦＥＴに特に適している。
【００６４】本発明は特定の実施例について説明されて
きたが、これは単なる例示を意図するものであって、本
発明の技術的視点を限定するものではない。例えば、Ｎ
チャネルＤＭＯＳＦＥＴを製造する過程は、接合部の極
性を反転させ、Ｐ型のドーパントをＮ型のドーパントに
及びＮ型のドーパントをＰ型のドーパントに各々変更す
ることによってＰチャネルバーチカルＤＭＯＳＦＥＴを
製造する過程に変形することができる。開示された構造
を製造するための設備の形式は特に限定されるものでは
ない。他の種類の半導体材料を用いることもできる。
【００６５】さまざまなポリシリコン部分は、アモルフ
ァスシリコンとして堆積された層から形成することがで
きる。この方法の加熱サイクルが、アモルファスシリコ
ンをポリシリコンに変換するために適しているという利
点が挙げられる。この点に関して、ポリシリコン及びア
モルファスシリコンは、非単結晶シリコンの形を決定す
るといえる。添付の請求項によって定義される本発明の
技術的視点を逸脱することなしに、さまざまな変形、応
用及び改良が実施可能なことが当業者には明かである。
【００６６】
【発明の効果】本発明によれば、電力用ＭＯＳＦＥＴデ
バイス内に強電界の発生することを防止して、ＭＯＳＦ
ＥＴの性能を向上させることができる。
【図面の簡単な説明】
【図１】従来のＮチャネル電力用ＭＯＳＦＥＴの構造を
表す断面図。
【図２】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴ
デバイス及び関連するターミネーション構造を製造する
過程を表す断面図。
【図３】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴ
デバイス及び関連するターミネーション構造を製造する
過程を表す断面図。
【図４】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴ
デバイス及び関連するターミネーション構造を製造する
過程を表す断面図。
【図５】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴ
デバイス及び関連するターミネーション構造を製造する
過程を表す断面図。
【図６】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴ
デバイス及び関連するターミネーション構造を製造する
過程を表す断面図。
【図７】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴ
デバイス及び関連するターミネーション構造を製造する
過程を表す断面図。
【図８】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴ
デバイス及び関連するターミネーション構造を製造する
過程を表す断面図。
【図９】本発明に基づくＮチャネル電力用ＭＯＳＦＥＴ
デバイス及び関連するターミネーション構造を製造する
過程を表す断面図。
【図１０】本発明に基づくＮチャネル電力用ＭＯＳＦＥ
Ｔデバイス及び関連するターミネーション構造を製造す
る過程を表す断面図。
【図１１】本発明に基づくＮチャネル電力用ＭＯＳＦＥ
Ｔデバイス及び関連するターミネーション構造を製造す
る過程を表す断面図。
【図１２】本発明に基づくＮチャネル電力用ＭＯＳＦＥ
Ｔデバイス及び関連するターミネーション構造を製造す
る過程を表す断面図。
【図１３】本発明に基づくＮチャネル電力用ＭＯＳＦＥ
Ｔデバイス及び関連するターミネーション構造を製造す
る過程を表す断面図。
【図１４】本発明に基づくＮチャネル電力用ＭＯＳＦＥ
Ｔデバイス及び関連するターミネーション構造を製造す
る過程を表す、図１６及び図１７の線Ａ−Ａから見た断
面図。
【図１５】図１４に例示された構造の変形例を表す断面
図。
【図１６】図１４の構造の多結晶シリコンを表す平面
図。
【図１７】図１４の金属層を表す平面図。
【図１８】逆バイアスされた状態のフィールドプレート
を備えた本発明のターミネーション構造内のデプリーシ
ョン領域の外形を表す断面図。
【図１９】フィールドプレートが用いられていない場合
のターミネーション構造内のデプリーション領域の外形
を表す断面図。
【図２０】ターミネーション領域内の外側のＢＰＳＧ部
分と下側の酸化膜を貫通して設けられた環状の開口部を
備えた図１２の構造から電力用ＭＯＳＦＥＴを製造する
ための他の方法の過程を表す断面図。
【図２１】ターミネーション領域内の外側のＢＰＳＧ部
分と下側の酸化膜を貫通して設けられた環状の開口部を
備えた図１２の構造から電力用ＭＯＳＦＥＴを製造する
ための他の方法の過程を表す、図２３の線Ａ−Ａから見
た断面図。
【図２２】図２１の構造の変形例を表す断面図。
【図２３】図２１の金属層の構造を表す平面図。
【符号の説明】
１ Ｎ−エピタキシャルシリコン層 ２ Ｎ＋シリコン基層 ３、４ 高濃度Ｐ＋領域 ５、６ Ｐボディ領域 ７、８ Ｎ＋ソース領域 １２ ソース・ボディ電極 １６ ゲート酸化膜 １８ ゲートポリシリコン ２０００ Ｎ型シリコンエピタキシャル層 ２００１ Ｎ型単結晶シリコン基層 ２００２ ゲート酸化膜 ２００３Ａ、２００３Ｂ、２００３Ｃ ポリシリコン部
分 ２００３Ｃ１ 環状の第１のポリシリコン区分 ２００３Ｃ２ 環状の第２のポリシリコン区分 ２００４、２００５ 開口部 ２００４Ａ 環状部分 ２００６ Ｐ−ボディ領域 ２００７ Ｐ−リング領域 ２００８Ａ、２００８Ｂ、２００８Ｃ 酸化シリコン層 ２００８Ｂ１、２００８Ｂ２ 酸化膜部分 ２００８Ｃ１、２００８Ｃ２、２００８Ｃ３ 酸化膜区
分 ２００９ フォトレジストのブロック ２０１０ フォトレジストのブロック ２０１１ Ｎ＋領域 ２０１２ ほう燐珪酸ガラス（ＢＰＳＧ）層 ２０１２Ａ〜２０１２Ｆ ＢＰＳＧ層の一部 ２０１３Ａ〜２０１３Ｅ 開口部 ２０１５ 金属層 ２０１５Ａ ソース金属電極 ２０１５Ｂ ターミネーション金属部 ２０１６ 金属ゲートファインダ電極 ２０１７ 金属ドレイン ２０１８ パッシベーション層 ２０１９ 特別な金属部分 ２１００ デプリーション領域の外形 ２１０１ ゲートパッド ２１０２ ソースパッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイク・チャング アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・サウスレイニーコート 10343 (72)発明者 ジュン・ウェイ・チェン アメリカ合衆国カリフォルニア州95070・ サラトガ・ブリーマードライブ 19725 (72)発明者 キング・オウヤング アメリカ合衆国カリフォルニア州94026・ アサートン・エンシナアベニュー 66 (72)発明者 ドーマン・シー・ピッツァー アメリカ合衆国カリフォルニア州94586・ サンラモン・ケイクリッジウェイ 204 (72)発明者 ジャン・バン・デル・リンデ アメリカ合衆国カリフォルニア州95070・ サラトガ・メリブルックドライブ 19802

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 電力用ＭＯＳＦＥＴの製造方法であっ
    て、 主活性領域及び周辺ターミネーション領域を備えた、第
    １の導電型の半導体ボディの主面に沿った第１の絶縁層
    を形成する過程と、 前記第１の絶縁層の上に非単結晶半導体層を堆積する過
    程と、 前記ターミネーション領域の上に前記非単結晶層の少な
    くとも一部を貫通する開口部を形成する過程と、 前記開口部を通して前記半導体ボディ内に前記第１の導
    電型とは相異なる第２の導電型のドーパントを導入し、
    前記ターミネーション領域に前記第２の導電型のフィー
    ルドプレート領域を形成する過程と、 前記非単結晶層に沿って及び前記開口部の上に第２の絶
    縁層を形成する過程と、 少なくとも前記第２の絶縁層の一部を選択的に除去し、
    （ａ）前記フィールドプレート領域の少なくとも一部
    と、（ｂ）前記ターミネーション領域の上の前記非単結
    晶層の少なくとも一部とを露出させる過程と、 前記絶縁層の上の導電性材料のパターン化された層を形
    成し、前記導電性材料の単一の部分が前記フィールドプ
    レート領域と、前記ターミネーション領域の上の前記非
    単結晶層とに接触し、前記ターミネーション領域の上の
    前記非単結晶層の露出された部分が、前記活性領域と、
    前記導電性材料の前記単一の部分の両方を横方向に囲繞
    するようにする過程と、 その後、前記露出された部分の前記非単結晶層をエッチ
    ングし、前記ターミネーション領域の上の前記非単結晶
    層の材料を、（ａ）前記導電性材料の前記単一の部分に
    接触する第１の非単結晶区分と、（ｂ）前記第１の非単
    結晶区分を概ね横方向に囲繞する横方向に分離された第
    ２の非単結晶区分とに分割する過程とを有することを特
    徴とする電力用ＭＯＳＦＥＴの製造方法。
  2. 【請求項２】 前記非単結晶層と、前記パターン化さ
    れた層が各々、ポリシリコンと金属を主成分とすること
    を特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記導電性材料のパターン化された層
    を形成する前記過程の最後に、前記導電性材料が前記第
    ２の非単結晶区分の上に配置されないことを特徴とする
    請求項１若しくは２に記載の方法。
  4. 【請求項４】 前記導電性材料の前記パターン化され
    た層を形成する前記過程の最後に、前記導電性材料の新
    たな部分が前記第２の非単結晶区分の少なくとも一部の
    上に残されることを特徴とする請求項１若しくは２に記
    載の方法。
  5. 【請求項５】 前記非単結晶層の前記露出された部分
    が、前記導電性材料の前記単一の部分が前記非単結晶層
    と接触する位置から横方向に隔てられていることを特徴
    とする請求項１乃至４の何れかに記載の方法。
  6. 【請求項６】 電力用ＭＯＳＦＥＴの製造方法であっ
    て、 主活性領域及び周辺ターミネーション領域を備えた半導
    体ボディの主面に沿って第１の絶縁層を形成する過程
    と、 前記第１の絶縁層の上に非単結晶半導体層を堆積する過
    程と、 前記非単結晶層に沿って第２の絶縁層を形成する過程
    と、 前記第２の絶縁層の材料を選択的に除去し、前記ターミ
    ネーション領域の上の前記非単結晶層の少なくとも一部
    を露出させる過程と、 前記第２の絶縁層の上及び前記非単結晶層の露出された
    材料の上に導電層を堆積する過程と、 ソース電極と、ゲート電極と、（ａ）前記ソース電極及
    び前記ゲート電極を横方向に概ね囲繞し、かつ（ｂ）前
    記ターミネーション領域の上の前記非単結晶層に接触す
    る横方向に隔てられた特別な導電性部分とを形成するべ
    く、前記導電層をパターン化し、前記ターミネーション
    領域の上の前記非単結晶層の露出された部分が、前記活
    性領域を概ね横方向に囲繞するようにする過程と、 前記露出された部分で前記非単結晶層をエッチングし、
    前記ターミネーション領域の上の前記非単結晶層の材料
    を、第１の非単結晶区分と、前記第１の非単結晶区分を
    概ね横方向に囲繞する横方向に隔てられた第２の非単結
    晶区分とに分割する過程とを有することを特徴とする電
    力用ＭＯＳＦＥＴの製造する方法。
  7. 【請求項７】 前記非単結晶層と前記導電層が各々、
    ポリシリコンと金属を主成分とすることを特徴とする請
    求項６に記載の方法。
  8. 【請求項８】 活性ＭＯＳＦＥＴセルを形成するため
    に前記活性領域内にドーパントを導入する過程を更に有
    することを特徴とする請求項６若しくは７に記載の方
    法。
  9. 【請求項９】 前記ソース電極の一部が、前記ターミ
    ネーション領域の上の前記非単結晶層と接触するよう
    に、前記パターン化過程の間に形成されることを特徴と
    する請求項６乃至８の何れかに記載の方法。
  10. 【請求項１０】 前記非単結晶層の前記露出された部
    分が、前記ソース電極が前記非単結晶層と接触する位置
    から横方向に隔てられていることを特徴とする請求項９
    に記載の方法。
  11. 【請求項１１】 前記導電層の前記特別な部分が、前
    記ターミネーション領域から垂直に間隔を置いて配置さ
    れるように形成されていることを特徴とする請求項６乃
    至１０の何れかに記載の方法。
  12. 【請求項１２】 電力用ＭＯＳＦＥＴの製造方法であ
    って、 主活性領域と、周辺ターミネーション領域とを備えた、
    第１の導電型の半導体ボディに沿った第１の絶縁層の上
    に非単結晶半導体層を形成する過程と、 （ａ）前記活性領域の上に配置された開口部と、（ｂ）
    前記活性領域の上の前記開口部を概ね横方向に囲繞する
    と共に前記ターミネーション領域の上に配置された開口
    部とを形成するべく前記非単結晶層をパターン化し、
    （ｂ１）前記活性領域を主に覆う主非単結晶部分と、
    （ｂ２）前記ターミネーション領域を覆う横方向に分離
    された周辺非単結晶部分とに前記非単結晶層を分割する
    過程と、 前記開口部を通して前記半導体ボディに前記第１の導電
    型とは相異なる第２の導電型のドーパントを導入し、
    （ａ）前記活性領域内の前記第２の導電型のボディ領域
    と、（ｂ）前記ターミネーション領域内の前記第２の導
    電型のフィールドプレート領域とを形成する過程と、 前記活性領域の上の前記開口部を通し、前記ターミネー
    ション領域の上の前記開口部を通さず、前記半導体内に
    前記第１の導電型のドーパントを選択的に導入し、前記
    ボディ領域内に前記第１の導電型のソース領域を形成す
    る過程と、 前記非単結晶部分の上及び前記開口部内に第２の絶縁層
    を形成する過程と、 少なくとも前記第２の絶縁層の一部を選択的に除去し、
    前記ソース領域と、前記フィールドプレート領域と、前
    記２個の非単結晶部分の各々の少なくとも一部を露出す
    る過程と、 （ａ）前記主非単結晶部分と接触するゲート電極と、
    （ｂ）前記ソース領域と、前記フィールドプレート領域
    と、前記周辺非単結晶部分とに接触するソース電極と、
    （ｃ）前記半導体と接触するドレイン電極とを形成する
    過程とを有することを特徴とする電力用ＭＯＳＦＥＴを
    製造する方法。
  13. 【請求項１３】 前記選択的に除去する過程中または
    該除去する過程の後に、前記第２の絶縁層を貫通して形
    成された環状開口部を通して、前記周辺非単結晶部分を
    エッチングし、前記周辺非単結晶部分を、（ａ）前記ソ
    ース電極に接触しかつ前記活性領域を概ね横方向に囲繞
    する第１の非単結晶区分と、（ｂ）横方向に分離され、
    前記第１の非単結晶区分を概ね横方向に囲繞する第２の
    非単結晶区分に分割する過程を更に有することを特徴と
    する請求項１２に記載の方法。
  14. 【請求項１４】 前記第１の絶縁層の前記厚みが１０
    ０Å〜１０００Åからなることを特徴とする請求項１２
    若しくは１３に記載の方法。
  15. 【請求項１５】 前記第１の絶縁層が、概ね均一な厚
    さを有することを特徴とする請求項１２乃至１４の何れ
    かに記載の方法。
  16. 【請求項１６】 前記選択的な除去過程の間または後
    に形成された開口部を通して前記第２の導電型のドーパ
    ントを導入し、（ａ）前記ボディ領域と連続したより高
    濃度にドープされたボディ接触領域と、（ｂ）前記フィ
    ールドプレート領域と連続したより高濃度にドープされ
    たフィールドプレート接触領域とを形成する過程を更に
    有することを特徴とする請求項１２乃至１５の何れかに
    記載の方法。
  17. 【請求項１７】 前記ソース電極が前記接触領域と接
    触していることを特徴とする請求項１６に記載の方法。
  18. 【請求項１８】 前記形成過程が、 前記ソース領域と、前記フィールドプレート領域と、前
    記２つの非単結晶部分とに接触する金属層を前記絶縁層
    の上に堆積する過程と、 前記金属層をパターン化し、ゲート電極とソース電極を
    形成する過程と、 前記ソース領域と、前記フィールドプレート領域と、前
    記２個の非単結晶部分とから隔てられた位置で、前記半
    導体ボディと接触するように前記ドレイン電極を別個に
    形成する過程とを有することを特徴とする請求項１２乃
    至１７の何れかに記載の方法。
  19. 【請求項１９】 前記金属層をパターン化する過程の
    間に、前記第２の非単結晶区分の上の前記金属層の概ね
    全体の部分が除去されることを特徴とする請求項１８に
    記載の方法。
  20. 【請求項２０】 前記金属層をパターン化する過程の
    間に、前記金属層の新たな部分が、前記第２の非単結晶
    区分の少なくとも一部の上に残されることを特徴とする
    請求項１８に記載の方法。
  21. 【請求項２１】 前記金属層の前記新たな部分が、前
    記ターミネーション領域から垂直方向に隔てられて配置
    されるように形成されていることを特徴とする請求項２
    ０に記載の方法。
  22. 【請求項２２】 前記選択的な除去過程が、（ａ）前
    記ソース領域に達する新たな開口部と、（ｂ）前記フィ
    ールドプレート領域に達する新たな開口部と、（ｃ）前
    記主非単結晶部分に達する少なくとも１つの新たな開口
    部と、（ｄ）前記周辺非単結晶部分に達する少なくとも
    １つの新たな開口部とを形成するように前記第２の絶縁
    層の少なくとも一部を除去する過程を有することを特徴
    とする請求項１２乃至２１の何れかに記載の方法。
  23. 【請求項２３】 電力用ＭＯＳＦＥＴであって、 主活性領域と、周辺ターミネーション領域とを備えた半
    導体ボディと、 前記活性領域内に配置された少なくとも１つのソース領
    域と、 前記活性領域と前記ターミネーション領域の上に配置さ
    れた第１の絶縁層と、 前記活性領域の上の前記第１の絶縁層の上に配置された
    主多結晶半導体部分と、 前記ターミネーション領域の上の前記第１の絶縁層の上
    に配置されかつ前記主多結晶半導体部分から横方向に隔
    てられた周辺多結晶半導体区分と、 前記主多結晶半導体部分と、前記周辺多結晶半導体区分
    の上に配置された第２の絶縁層と、 前記主多結晶半導体部分に接触するゲート電極と、 各ソース領域に接触するソース電極と、 前記ソース電極及び前記ゲート電極から横方向に隔てら
    れ、前記周辺多結晶半導体区分に接触する金属部分とを
    有し、 前記周辺多結晶半導体区分が前記ターミネーション領域
    のスクライブラインの上に延在し、スクライブ動作の間
    にスクライブされることを特徴とする電力用ＭＯＳＦＥ
    Ｔ。
  24. 【請求項２４】 前記周辺多結晶区分が、前記主多結
    晶部分を概ね横方向に囲繞することを特徴とする請求項
    ２３に記載の電力用ＭＯＳＦＥＴ。
  25. 【請求項２５】 電力用ＭＯＳＦＥＴであって、 主活性領域と、周辺ターミネーション領域とを備えた半
    導体と、 前記活性領域内に配置された少なくとも１つのソース
    と、 前記ターミネーション領域内に配置されたフィールドプ
    レート領域と、 前記活性領域と前記ターミネーション領域の上に配置さ
    れた第１の絶縁層と、 前記活性領域の上の前記第１の絶縁層の上に配置された
    主多結晶半導体部分と、 前記ターミネーション領域の上の前記第１の絶縁層の上
    に配置され、互いにかつ前記主多結晶部分から横方向に
    隔てられた第１及び第２の周辺多結晶半導体区分と、 前記主多結晶部分と前記周辺多結晶区分との上に配置さ
    れた第２の絶縁層と、 前記主多結晶部分に接触するゲート電極と、 前記ソース領域と、前記フィールドプレート領域と、前
    記第１の多結晶区分とに接触するソース電極と、 前記半導体に接触するドレイン電極と、 前記第２の多結晶区分と接触し、かつ前記ソース電極及
    びゲート電極から横方向に分離された金属部分とを有
    し、 前記第２の多結晶区分が、前記ターミネーション領域の
    スクライブライン区分の上に延在し、スクライビング動
    作の間にスクライブされることを特徴とする電力用ＭＯ
    ＳＦＥＴ。
  26. 【請求項２６】 前記第１の多結晶区分が、前記主多
    結晶部分を概ね横方向に囲繞し、前記第２の多結晶区分
    が、前記第１の多結晶区分を概ね横方向に囲繞すること
    を特徴とする請求項２５に記載の電力用ＭＯＳＦＥＴ。
  27. 【請求項２７】 前記フィールドプレート領域が、前
    記第１の多結晶区分に概ね沿って延在すると共に前記第
    １の多結晶区分の下に部分的に延在する環状フィールド
    リングを有し、かつ前記フィールドリングの外側の前記
    ターミネーション領域の隣接する材料とＰＮ接合を形成
    することを特徴とする請求項２５若しくは２６に記載の
    電力用ＭＯＳＦＥＴ。
  28. 【請求項２８】 前記第２の絶縁層が、前記スクライ
    ブライン区分の上に延在し、スクライブ動作の間にスク
    ライブされることを特徴とする請求項２３乃至２７の何
    れかに記載の電力用ＭＯＳＦＥＴ。
  29. 【請求項２９】 前記金属部分が、前記ソース電極及
    び前記ゲート電極を概ね横方向に囲繞することを特徴と
    する請求項２３乃至２８の何れかに記載の電力用ＭＯＳ
    ＦＥＴ。
  30. 【請求項３０】 絶縁材料が、前記金属部分を前記金
    属部分の外周に沿って横方向に囲繞することを特徴とす
    る請求項２９に記載の電力用ＭＯＳＦＥＴ。
  31. 【請求項３１】 前記金属部分が、前記ターミネーシ
    ョン領域から垂直方向に間隔を置いて配置されているこ
    とを特徴とする請求項２３乃至３０の何れかに記載の電
    力用ＭＯＳＦＥＴ。
  32. 【請求項３２】 電力用ＭＯＳＦＥＴであって、 主活性領域と、周辺ターミネーション領域とを備えた半
    導体ボディと、 前記活性領域内に配置された少なくとも１つのソース領
    域と、 前記ターミネーション領域内に配置されたフィールドプ
    レート領域と、 前記活性領域と前記ターミネーション領域の上に配置さ
    れた概ね等しい厚さを有する第１の絶縁層と、 前記活性領域の上の前記第１の絶縁層の上に配置された
    主多結晶半導体部分と、 前記ターミネーション領域の上の前記第１の絶縁層の上
    に配置されると共に前記主多結晶部分から横方向に間隔
    を置いて配置された周辺多結晶半導体区分と、 前記主多結晶部分と前記周辺多結晶区分の上に配置され
    た第２の絶縁層と、 前記主多結晶部分に接触するゲート電極と、 前記フィールドプレート領域と、前記ソース電極が前記
    フィールドプレート領域と接触する位置から横方向に間
    隔を置いて配置された前記周辺多結晶区分と、各ソース
    領域とに接触するソース電極と、 前記半導体ボディに接触するドレイン電極とを有するこ
    とを特徴とする電力用ＭＯＳＦＥＴ。
  33. 【請求項３３】 前記第１絶縁層の前記厚さが１００
    Å〜１０００Åであることを特徴とする電力用ＭＯＳＦ
    ＥＴ。
  34. 【請求項３４】 前記フィールドプレート領域が、前
    記周辺多結晶区分に概ね沿って延在し、かつ前記周辺多
    結晶区分の少なくとも一部の下に配置された環状フィー
    ルドリングを有し、かつ前記フィールドリングの外側の
    前記ターミネーション領域の隣接する材料とのＰＮ接合
    を形成することを特徴とする請求項３２若しくは３３に
    記載の電力用ＭＯＳＦＥＴ。
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