JPS6180860A - パワ−ｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はパワーＭＯＳＦＥＴにおける寄生バイポーラト
ランジスタ防止技術に関する。

〔背景技術〕

パフ　−Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｋは、横形オフセット
構造と、縦形Ｄ　Ｓ　Ａ　（Ｄｉｆｆｕｓｉｏｎ　５ｅ
ｌｆ　Ａｌｉｇｎｍｅｎｔ　）構造とがあり、このうち
、後者は多数の素子を平面上に縦横に等間隔にならべる
ことにより高耐圧化と大電流化が図られ、高電圧スイッ
チング用として使用されていることが知られている。（
工業調査会電子材料１９８１年９月号ｐ２２−２３）こ
の縦形ＤＳＡ構造のパワーＭＯＳＦＥＴは第３図に示す
ように、底部に高濃度ｎ　型層２を有するｎ−型シリコ
ン基板１をドレインとし℃、その表面上の一部に絶縁膜
４を介して設けたゲート（ポリＳ１ゲート）５をマスク
にセル７アライン拡散したｐ型層３及びｎ　型層（ソー
ス）６を形成したもので、ゲートへの電圧印加によって
ゲート下のｐ型層（チャネル部）３ａを通るソース・ド
レイン電流ＩＳＤを制御するようにＭ　ＯＳ　Ｆ　Ｅ　
Ｔを動作させるものである。

この縦形ＤＳＡ構造のパワーＭＯ３ＦＥＴに内蔵されて
いるダイオード（ｐ型層５とｎ型基体１との間の接合ダ
イオード）をフライホイールダイオードＦＲＤ、として
積極的に利用するＤＣ／ＡＣインバータプリンジ回路に
おいては第５図に示すように対偶のＭＯＳＦＥＴである
Ｑ、、’Ｑ。

とＱ、、Ｑ、とが交互にス・ｆノチング動作するように
構成されるが、その場合ＦＲＤ、の他にバイポーラトラ
ンジスタに、、に、（第３図）が寄生しやす（、Ｆ　Ｒ
Ｄ　ｔに大電流を流すと、オン、オフの非定常時にバイ
ポーラトランジスタに１　、Ｋ。

がオンしてセル周辺部に電流集中し素子の破壊が生じる
。

このような寄生バイポーラトランジスタをオンさせない
手段とし℃、回路上において、ＭＯ３ＦＥＴ自身のＦＲ
Ｄｔの他に、並列に外付けのＦＲＤを挿入することが考
えられるが、これには高耐圧で電流容量の犬ざいものが
必要であり、接続加工が加わり構造的にも複雑になるな
どの問題がある。

〔発明の目的〕

不発明は上記の問題を克服するためになされたものであ
り、その目的とするところは、パワーＭＯＳＦＥＴにお
ける寄生バイポーラトランジスタによる電流集中をなく
シ、破壊耐量を向上することにある。

〔発明の概要〕

本願におい又開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、半導体基体表面に複数のＭＯＳセルを有し、
基体表面上にソース用及びゲート用のポンディングパツ
ドが設けられたパワーＭＯ３ＦＥＴであって、上記ソー
ス用又は及びゲート用ポンディングパッド直下の基体表
面に比較的に太ぎいダイオードを形成することにより、
ＭＯＳＦＥＴに寄生する内部ダイオードに流れる電流を
減少させ、破壊耐量を向上させて発明の目的を達成でき
る。

〔実施例〕

第１図及５第２１１発ｑ′）一実施例′示すも　　　　
　１のであって、第１図はｎチャネルパワーＭＯ３ＦＥ
Ｔチップの全体平面図、第２図は第１図における人−Ａ
′視断面図である。同図において、１はドレイン部とな
るｎ−型シリコン基板、（チップ）２　ｋｉ　ｎ＋型拡
散シリコン層でこの裏面にドレイン電極が形成される。

４はゲート絶縁膜、たとえばうすいＳｉｎ、膜でこの上
にポリシリコンゲート電極５が形成される。３はチャネ
ル部となるｐ型層。

６はソースとなるｎ１型層でこれらｐ型層３及びｎ＋型
層６はゲート５をマスクとして不純物２重拡散を行うこ
とによりセル７アライン（自己整合的）にチャネル長を
規定することができる。これらｐ型層及びンースｎ＋型
層６を１つのセルフとして第１図に示すように複数のセ
ルを縦横に配列したＭ　ＯＳセル部が形成される。

８はアルミニウムソース電極であって、各セルフのコン
タクト部に接続され、その一部はソース用ポンディング
パッド８Ａとしてその上に金ワイヤ１２がポンディング
される。

９はアルミニウムゲート電極（配線）でポリシリコンゲ
ート５にスルーホール部’ａ’Ａ　シテ：Ｉ　ンタクト
され、その一部はゲート用ポンディングパッド９Ａとし
てその上に金ワイヤ１２がポンディングされる。

１０はポンディングパッド８Ａ、９Ａの直下の基板表面
に形成したｐ型層、１１はｐ型層１０の表面の一部に形
成したｎ＋型層でこのｐ型層１０とｎ−型基板１この間
のｐｎ接合がフライホイルドダイオードＦＲＤ１　とし
て構成される。１３はＦＲＤ、とアルミニウム配ｍ（電
極）とのコンタクト部である。

このＦＲＤ、は通常のＭＯ３ＦＥＴプロセスで各セルの
ｐ型層５ｎ＋型層６を形成するのと同じ拡散工程により
形成する。このＦＲＤ、はセル自体のもつＦＲＤ、と同
じレベルのスピードヲモつように設計され、このＦＲＤ
、の耐圧はセルとセルとの間のピンチオフを利用し、セ
ルと同等以上の耐圧を有する。

〔効　果〕

以上実施例で述べた本発明によれば下記の理由により発
明の効果が得られる。

第６図は第２図で示される一つのセルに対応する等価回
路図である。ＦＲＤ、はドレインｎ−型基板とソース電
極との間に設けられたｐ型磨１０による共通のフライホ
イルダイオードである。

第７図は一つのセルに対応する部分での電流の状態を示
す断面図である。

同図に示すようにソースからドレインへ流ス順方向電流
（ＩＦ）　　のＭＯＳセル部に流れる絶対分をＦＲＤ、
からＦＲＤ、に流すことでＭＯ３ＦＥＴ全体に流れるＩ
Ｆを低減する。これにより、回生電流ＩＤＲを減少して
破壊耐量を向上する。すなわち、ＭＯＳＦＥＴの破壊は
工、によって決定されるから、第４図を参照し、■、が
減少した分だけＩＤＲも減少し破壊耐量を向上すること
ができる。

本発明者の実験圧よれば、ＭＯＳＦＥＴ（素子）の破壊
耐量はＦＲＤｌを形成しない場合に比して２〜３倍向上
させることが確認された。

なお、ソース用及びゲート用のボンディングパッド直下
には通常ＭＯＳセルが形成されないから、この領域にダ
イオードＦＲＤ、を形成することは可能であり、その場
合、各セルの拡散プロセスをそのまま利用すればよく新
たな工程が加えられることがない。

以上本発明によってなされた発明を実施例にもとづぎ具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなＸ、１゜ たとえばＦＲＤｌをチップの中央に配置すれば一層効果
がある。ただし、その場合、ソースやゲートなどのポン
ディングパッドを中央位置に集めて配置しておく必要が
ある。

〔利用分野〕

本発明は主としてモータコントロール用パワーＭＯ３Ｆ
ＥＴに適用する場合に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す縦形ＤＮＡ構造０″ワ
−ＭＯＳＦＥＴＯチ″全体平面図・第　　　　　　　１
２図は第１図におけるＡ−Ａ’視折断面図ある。 第３図はこれまでの縦形ＤＳＡ！造パワーＭＯＳＦＥＴ
の縦断面図である。 第４図はパワーＭ　ＯＳ　Ｆ　Ｅ　Ｔの順方向電流ＩＦ
と回生電流ＩＤＲの形態を示す曲線図である。 第５図はＤＣ／八Ｃへンバータプリクジ回路の例を示す
回路図である。 第６図は第２図に示すパワーＭ　ＯＳ　Ｆ　Ｅ　Ｔの等
価回路図である。 第７図は一つのセルに対応する部分での電流状態を示す
断面図である。 １・・・ｎ−型ンリコン基板（ドレイン）、３・・・ｐ
型層（チャネル部）、４・・・ゲート絶縁膜、５・・・
ポリシリコンゲート、６・・・ｎ＋型層（ソース）、７
・・・セル、８・・・アルミニウム’７ｔＣ極（ソース
）　、９・・・アルミニウム電極（ゲー１−）、１０・
・・ｐ型層（ＦＲＤ、）。 第　　　１　　　図 第　　３　　図 第　　４　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基体表面に複数のＭＯＳセルを有し、基体表
   面上にソース用及びゲート用ボンディングパッドが設け
   られたパワーＭＯＳＦＥＴであって、上記ソース用又は
   及びゲート用ボンディングパッド直下の基体表面にＭＯ
   ＳＦＥＴに寄生する内部ダイオードに流れる電流を減少
   するようにダイオードが形成されていることを特徴とす
   るパワーＭＯＳＦＥＴ。 ２、上記ダイオードはＭＯＳＦＥＴの各セルを形成する
   拡散層と同じ拡散工程により形成されたものである特許
   請求の範囲第１項に記載のパワーＭＯＳＦＥＴ。