JPH0758760B2 - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPH0758760B2 JPH0758760B2 JP60122226A JP12222685A JPH0758760B2 JP H0758760 B2 JPH0758760 B2 JP H0758760B2 JP 60122226 A JP60122226 A JP 60122226A JP 12222685 A JP12222685 A JP 12222685A JP H0758760 B2 JPH0758760 B2 JP H0758760B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
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- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速動作の半導体装置、特に相補型の半導体装
置に関する。
置に関する。
〔従来の技術〕 近年、高速コンピュータ用素子として、超高速素子の研
究開発が盛んである。このような超高速素子の中で、大
きな電流駆動能力を有するものとして、バイポーラトラ
ンジスタが注目されている。特にGaAs等化合物半導体を
用いた高性能バイポーラトランジスタとして、エミッタ
にベースよりバンドギャップの大きい半導体を用いた、
いわゆるヘテロバイポーラトランジスタ（HBT）および
そのIC化が研究されている。例えば、1981年国際電子デ
バイス会議（Int′1 Electron Devices Meeting）ダイ
ジェスト,629頁から632頁にあるように、ベースにGaAs
を、エミッタにAlGaAsを用いたnpn型が良く研究されて
いる。
究開発が盛んである。このような超高速素子の中で、大
きな電流駆動能力を有するものとして、バイポーラトラ
ンジスタが注目されている。特にGaAs等化合物半導体を
用いた高性能バイポーラトランジスタとして、エミッタ
にベースよりバンドギャップの大きい半導体を用いた、
いわゆるヘテロバイポーラトランジスタ（HBT）および
そのIC化が研究されている。例えば、1981年国際電子デ
バイス会議（Int′1 Electron Devices Meeting）ダイ
ジェスト,629頁から632頁にあるように、ベースにGaAs
を、エミッタにAlGaAsを用いたnpn型が良く研究されて
いる。
しかしながら、HBTでは構造およびプロセスが極めて複
雑であり、高集積化には多くの問題点を残している。ま
た特にコレクターベース間容量が大きく、高速性も限定
されている。さらに高集積化には、相補型構成のメリッ
トが大であるが、正孔をキャリアとするpnp型は得られ
ていないのが現状であり、まして相補型の装置を得るの
は困難な状況にある。
雑であり、高集積化には多くの問題点を残している。ま
た特にコレクターベース間容量が大きく、高速性も限定
されている。さらに高集積化には、相補型構成のメリッ
トが大であるが、正孔をキャリアとするpnp型は得られ
ていないのが現状であり、まして相補型の装置を得るの
は困難な状況にある。
本発明の目的は、電流駆動能力が大きく、かつ高速で、
構造の簡単な、超高速，高集積ICに適した新規な相補型
半導体装置を提供することにある。
構造の簡単な、超高速，高集積ICに適した新規な相補型
半導体装置を提供することにある。
上記目的を達成するために、本発明は、高抵抗基板上に
低不純物密度のチャネルからなる第１の半導体層と、そ
の上に、第１の半導体層より電子親和力が小さく、か
つ、電子親和力とバンドギャップの和の大きい低不純物
密度の第２の半導体層とを有し、第２の半導体層上に形
成された正孔注入電極と、その両側の１対の電子チャネ
ルへのオーム性電極とからなるｎチャネルトランジスタ
と、第２の半導体層上に形成された電子注入電極と、そ
の両側の１対の正孔チャネルへのオーム性電極とからな
るｐチャネルトランジスタとから構成したものである。
低不純物密度のチャネルからなる第１の半導体層と、そ
の上に、第１の半導体層より電子親和力が小さく、か
つ、電子親和力とバンドギャップの和の大きい低不純物
密度の第２の半導体層とを有し、第２の半導体層上に形
成された正孔注入電極と、その両側の１対の電子チャネ
ルへのオーム性電極とからなるｎチャネルトランジスタ
と、第２の半導体層上に形成された電子注入電極と、そ
の両側の１対の正孔チャネルへのオーム性電極とからな
るｐチャネルトランジスタとから構成したものである。
また、上記目的を達成するために、本発明は、高抵抗基
板上に第１の半導体層より電子親和力が小さく、かつ、
電子親和力とバンドギャップの和の大きい高抵抗の第３
の半導体層と、その上に、低不純物密度のチャネルから
なる第１の半導体層と、更にその上に、第１の半導体層
より電子親和力が小さく、かつ、電子親和力とバンドギ
ャップの和の大きい低不純物密度の第２の半導体層とを
有し、第２の半導体層上に形成された正孔注入電極と、
その両側の１対の電子チャネルへのオーム性電極とから
なるｎチャネルトランジスタと、第２の半導体層上に形
成された電子注入電極と、その両側の１対の正孔チャネ
ルへのオーム性電極とからなるｐチャネルトランジスタ
とから構成したものである。
板上に第１の半導体層より電子親和力が小さく、かつ、
電子親和力とバンドギャップの和の大きい高抵抗の第３
の半導体層と、その上に、低不純物密度のチャネルから
なる第１の半導体層と、更にその上に、第１の半導体層
より電子親和力が小さく、かつ、電子親和力とバンドギ
ャップの和の大きい低不純物密度の第２の半導体層とを
有し、第２の半導体層上に形成された正孔注入電極と、
その両側の１対の電子チャネルへのオーム性電極とから
なるｎチャネルトランジスタと、第２の半導体層上に形
成された電子注入電極と、その両側の１対の正孔チャネ
ルへのオーム性電極とからなるｐチャネルトランジスタ
とから構成したものである。
第１図は、本発明による半導体装置の基本構造を示すも
のである。ここで11は高抵抗基板、12は低不純物密度の
第１の半導体層、例えばアンドープInGaAs層、13は第１
の半導体より電子親和力が小さく、かつ電子親和力とバ
ンドギャップの和の大きい低不純物密度の第２の半導体
層、例えばInAlAs層、14はp+領域、15はn+領域、16,17
は電子チャネルにオーム性の一対の電極で、例えばn+−
InGaAs領域16a,17aと、Au−Geオーム性電極16b,17bとよ
りなる電極、18,19は正孔チャネルにオーム性の一対の
電極で、例えばp+−InGaAs領域18a,19aとAu−Znオーム
電極18b,19bとよりなる電極、20はp+領域14へのオーム
性電極、21はn+領域15へのオーム性電極で、p+領域14お
よび電極20とで正孔の注入電極を成し、n+領域15と電極
21とで電子の注入電極を成す。第２図および第３図は電
極20下におけるバンドダイヤグラムを示すもので、それ
ぞれ熱平衡状態および電極20に正電圧を印加して正孔を
注入した場合を示す。また第４図および第５図は電極21
下におけるバンドダイヤグラムを示すもので、それぞれ
熱平衡状態および電極21に負電圧を印加して電子を注入
した場合を示す。ここでEC，EF，EVはそれぞれ伝導帯下
端，フェルミレベル，価電子帯上端のエネルギーレベル
を表わす。
のである。ここで11は高抵抗基板、12は低不純物密度の
第１の半導体層、例えばアンドープInGaAs層、13は第１
の半導体より電子親和力が小さく、かつ電子親和力とバ
ンドギャップの和の大きい低不純物密度の第２の半導体
層、例えばInAlAs層、14はp+領域、15はn+領域、16,17
は電子チャネルにオーム性の一対の電極で、例えばn+−
InGaAs領域16a,17aと、Au−Geオーム性電極16b,17bとよ
りなる電極、18,19は正孔チャネルにオーム性の一対の
電極で、例えばp+−InGaAs領域18a,19aとAu−Znオーム
電極18b,19bとよりなる電極、20はp+領域14へのオーム
性電極、21はn+領域15へのオーム性電極で、p+領域14お
よび電極20とで正孔の注入電極を成し、n+領域15と電極
21とで電子の注入電極を成す。第２図および第３図は電
極20下におけるバンドダイヤグラムを示すもので、それ
ぞれ熱平衡状態および電極20に正電圧を印加して正孔を
注入した場合を示す。また第４図および第５図は電極21
下におけるバンドダイヤグラムを示すもので、それぞれ
熱平衡状態および電極21に負電圧を印加して電子を注入
した場合を示す。ここでEC，EF，EVはそれぞれ伝導帯下
端，フェルミレベル，価電子帯上端のエネルギーレベル
を表わす。
さて第３図のように、第２の半導体層13から、第１の半
導体層12にかけて正孔を矢印のように注入すると、電荷
中性となる様に電子が誘起されるが、第２の半導体層13
のほうが第１の半導体層12より電子親和力が小さいた
め、この電子はエネルギー的に低い、該第１と第２の半
導体層12,13のヘテロ界面の第１の半導体層側に蓄積さ
れ電子チャネルを形成する。この量は正孔の注入量を増
すほど増加し、導電性が極めて増大される。一方第５図
に示すように、電子を注入した場合も同様に正孔が誘起
される。この場合も第２の半導体層13のほうが、第１の
半導体層12より、電子親和力とバンドギャップとの和が
大きいため、この正孔もエネルギー的に低い該第１と第
２の半導体層12,13のヘテロ界面の第１の半導体層12側
に蓄積される。この量はやはり電子の注入量を増すほど
増加し、導電性が極めて増大される。すなわち、同一の
半導体ヘテロ接合界面に高導電度の電子チャネルおよび
正孔チャネルが形成されることが解る。
導体層12にかけて正孔を矢印のように注入すると、電荷
中性となる様に電子が誘起されるが、第２の半導体層13
のほうが第１の半導体層12より電子親和力が小さいた
め、この電子はエネルギー的に低い、該第１と第２の半
導体層12,13のヘテロ界面の第１の半導体層側に蓄積さ
れ電子チャネルを形成する。この量は正孔の注入量を増
すほど増加し、導電性が極めて増大される。一方第５図
に示すように、電子を注入した場合も同様に正孔が誘起
される。この場合も第２の半導体層13のほうが、第１の
半導体層12より、電子親和力とバンドギャップとの和が
大きいため、この正孔もエネルギー的に低い該第１と第
２の半導体層12,13のヘテロ界面の第１の半導体層12側
に蓄積される。この量はやはり電子の注入量を増すほど
増加し、導電性が極めて増大される。すなわち、同一の
半導体ヘテロ接合界面に高導電度の電子チャネルおよび
正孔チャネルが形成されることが解る。
ここで、これら電子チャネルおよび正孔チャネルを用い
る相補型インバータを構成し、電源電圧を印加した場合
を第６図に示す。ここで、電極19bは正の電源に、電極1
6bは接地される。また31はインバータの入力、32はイン
バータの出力である。ここでは注入されたキャリアとチ
ャネルのキャリアとの動きを矢印で示す。まず入力31に
正電圧（Ｈレベル）が印加された場合を考える。この
時、電極20からは正孔が電極16のほうに向かって注入さ
れ、電子チャネルが第１の半導体層12中に形成される。
この電子はｎ型の電極16と17との間の電界で電極17の方
へ加速され、電極16と17間は大電流が流れ、オン状態と
なる。一方電極21からは電子は注入されず、電極18と19
間には正孔チャネルは形成されず、オフ状態である。す
なわちインバータの出力は零電位付近でＬレベルとな
る。次に入力31が零電位（Ｌレベル）になった時には、
以上とは逆に電極21から電子が電極19の方に向かって注
入され、正孔チャネルが、第１の半導体層12中に形成さ
れる。この正孔は、ｐ型の電極18と19との間の電界で電
極18の方へ加速され、電極18と19間は大電流が流れてオ
ン状態となる。一方電極20からは正孔は注入されず、電
極16と17間には電子チャネルは形成されず、オフ状態で
ある。すなわちインバータの出力は電源電圧付近でＨレ
ベルとなる。以上により良好なインバータ動作が実現さ
れる。
る相補型インバータを構成し、電源電圧を印加した場合
を第６図に示す。ここで、電極19bは正の電源に、電極1
6bは接地される。また31はインバータの入力、32はイン
バータの出力である。ここでは注入されたキャリアとチ
ャネルのキャリアとの動きを矢印で示す。まず入力31に
正電圧（Ｈレベル）が印加された場合を考える。この
時、電極20からは正孔が電極16のほうに向かって注入さ
れ、電子チャネルが第１の半導体層12中に形成される。
この電子はｎ型の電極16と17との間の電界で電極17の方
へ加速され、電極16と17間は大電流が流れ、オン状態と
なる。一方電極21からは電子は注入されず、電極18と19
間には正孔チャネルは形成されず、オフ状態である。す
なわちインバータの出力は零電位付近でＬレベルとな
る。次に入力31が零電位（Ｌレベル）になった時には、
以上とは逆に電極21から電子が電極19の方に向かって注
入され、正孔チャネルが、第１の半導体層12中に形成さ
れる。この正孔は、ｐ型の電極18と19との間の電界で電
極18の方へ加速され、電極18と19間は大電流が流れてオ
ン状態となる。一方電極20からは正孔は注入されず、電
極16と17間には電子チャネルは形成されず、オフ状態で
ある。すなわちインバータの出力は電源電圧付近でＨレ
ベルとなる。以上により良好なインバータ動作が実現さ
れる。
さて、かかる動作状態において、電流の変調モードは、
正孔あるいは電子の注入による反対キャリアの誘起によ
る導電度変調であるが、チャネルは電界効果トランジス
タ（FET）的である。すなわち、チャネルはヘテロ接合
界面のバリアを利用した２次元的チャネルであり、しか
もチャネルの第１の半導体層12が低不純物密度であるた
め、正孔チャネルであってもチャネルは極めて高速であ
る。しかも構造はFETとほぼ同様なプレーナ型である。
また電極20と電極17間および電極21と電極18間の第２の
半導体層13はFETと同様に空乏化しており、従ってこれ
ら電極間の帰還容量は小さい。すなわち本装置により、
２次元チャネルを有するFETと同様な構造の簡単さ，高
速性，小さな寄生抵抗および寄生容量をさらに、バイポ
ーラトランジスタ並の大電流駆動能力を、電子チャネル
素子および正孔チャネル素子とも有し、高性能な相補型
集積回路を実現するものである。
正孔あるいは電子の注入による反対キャリアの誘起によ
る導電度変調であるが、チャネルは電界効果トランジス
タ（FET）的である。すなわち、チャネルはヘテロ接合
界面のバリアを利用した２次元的チャネルであり、しか
もチャネルの第１の半導体層12が低不純物密度であるた
め、正孔チャネルであってもチャネルは極めて高速であ
る。しかも構造はFETとほぼ同様なプレーナ型である。
また電極20と電極17間および電極21と電極18間の第２の
半導体層13はFETと同様に空乏化しており、従ってこれ
ら電極間の帰還容量は小さい。すなわち本装置により、
２次元チャネルを有するFETと同様な構造の簡単さ，高
速性，小さな寄生抵抗および寄生容量をさらに、バイポ
ーラトランジスタ並の大電流駆動能力を、電子チャネル
素子および正孔チャネル素子とも有し、高性能な相補型
集積回路を実現するものである。
ここで各チャネルの電流増幅率は、チャネルが高速であ
る程および、注入された電子あるいは正孔のチャネル域
からの流出が少い程大きくなる。このため、電流増幅率
を改善する方法として、第７図のように、チャネルの第
１の半導体層12に接して、第２の半導体層13の反対側
に、第１の半導体より、電子親和力が小さく、かつ電子
親和力とバンドギャップの和の大きい高抵抗の第３の半
導体層41、例えばアンドープInAlAsを設けることが有効
である。この場合の正孔を注入した場合と、電子を注入
した場合とのバンドダイヤグラムをそれぞれ、第８図と
第９図に示す。この場合は注入正孔あるいは注入電子は
第３の半導体層41によるバリアのために、結晶の奥の方
（基板側）へ流出することがない。さらに電子チャネル
および正孔チャネルも第３の半導体層41によるバリアに
よって拡がることがなく、高速性が増し、電流増幅率が
改善される。またこの時出力抵抗も大きくなる効果もあ
る。
る程および、注入された電子あるいは正孔のチャネル域
からの流出が少い程大きくなる。このため、電流増幅率
を改善する方法として、第７図のように、チャネルの第
１の半導体層12に接して、第２の半導体層13の反対側
に、第１の半導体より、電子親和力が小さく、かつ電子
親和力とバンドギャップの和の大きい高抵抗の第３の半
導体層41、例えばアンドープInAlAsを設けることが有効
である。この場合の正孔を注入した場合と、電子を注入
した場合とのバンドダイヤグラムをそれぞれ、第８図と
第９図に示す。この場合は注入正孔あるいは注入電子は
第３の半導体層41によるバリアのために、結晶の奥の方
（基板側）へ流出することがない。さらに電子チャネル
および正孔チャネルも第３の半導体層41によるバリアに
よって拡がることがなく、高速性が増し、電流増幅率が
改善される。またこの時出力抵抗も大きくなる効果もあ
る。
以下に本発明の実施例を示す。
（実施例１） 第１図において、基板11としてFe−ドープ半絶縁性InP
基板を用い、MBE法にて第１の半導体層12としてキャリ
ア密度１×1015cm-3厚さ3000Åのアンドープn-−In0.53
Ga0.47As層、第２の半導体層13として、キャリア密度１
×1015cm-3、厚さ1000ÅのアンドープIn0.52Al0.48As層
を成長する。Siのイオン注入によりn+−InGaAs領域16a,
17aを、またZnのイオン注入によりp+−InGaAs領域18a,1
9aを形成する。さらにCdの低エネルギーイオン注入によ
りp+−InAlAs14を、Snの低エネルギーイオン注入により
n+−InAlAs15を表面から700Åの深さまで形成する。次
いで電極16b,17b,18b,19b,20,21をAuGe/Ptを蒸着して形
成する。以上のように製作した相補型トランジスタを用
いて、第６図のように形成したインバータ回路は、Ｈレ
ベル＋1V,Lレベル0.1Vで良好に動作し、また各トランジ
スタの相互コンダクタンスは電極幅当り2000ms/mm以上
の高電流駆動能力があった。
基板を用い、MBE法にて第１の半導体層12としてキャリ
ア密度１×1015cm-3厚さ3000Åのアンドープn-−In0.53
Ga0.47As層、第２の半導体層13として、キャリア密度１
×1015cm-3、厚さ1000ÅのアンドープIn0.52Al0.48As層
を成長する。Siのイオン注入によりn+−InGaAs領域16a,
17aを、またZnのイオン注入によりp+−InGaAs領域18a,1
9aを形成する。さらにCdの低エネルギーイオン注入によ
りp+−InAlAs14を、Snの低エネルギーイオン注入により
n+−InAlAs15を表面から700Åの深さまで形成する。次
いで電極16b,17b,18b,19b,20,21をAuGe/Ptを蒸着して形
成する。以上のように製作した相補型トランジスタを用
いて、第６図のように形成したインバータ回路は、Ｈレ
ベル＋1V,Lレベル0.1Vで良好に動作し、また各トランジ
スタの相互コンダクタンスは電極幅当り2000ms/mm以上
の高電流駆動能力があった。
（実施例２） 第７図において、本実施例では実施例１に用いた、第１
の半導体層12のInGaAs層を200Åと薄くし、これを第３
の半導体層41として、キャリア密度５×1014cm-3以上、
抵抗率104Ω・cm以上の高抵抗In0.52Al0.48As層を5000
Åの基板11側に入れたものである。これにより、実施例
１の構造に較べて電流増幅率、相互コンダクタンス、出
力抵抗が向上した。
の半導体層12のInGaAs層を200Åと薄くし、これを第３
の半導体層41として、キャリア密度５×1014cm-3以上、
抵抗率104Ω・cm以上の高抵抗In0.52Al0.48As層を5000
Åの基板11側に入れたものである。これにより、実施例
１の構造に較べて電流増幅率、相互コンダクタンス、出
力抵抗が向上した。
以上の様に本発明によれば、FETと同様な簡単な構造
で、高電流動作可能な相補型半導体装置が実現され高
速，高集積，低消費電力の高性能ICを実現できる効果を
有するものである。
で、高電流動作可能な相補型半導体装置が実現され高
速，高集積，低消費電力の高性能ICを実現できる効果を
有するものである。
第１図は本発明による半導体装置の基本構造を示す断面
図、第２図，第３図は第１図の半導体装置の電極20下に
おけるバンドダイヤグラムを示す図、第４図，第５図は
第１図の半導体装置の電極21下におけるバンドダイヤグ
ラムを示す図、第６図は第１図の半導体装置に電源電圧
を印加した場合の断面図、第７図は電流増幅率を改善し
た場合の半導体装置の構造を示す断面図、第８図，第９
図は、第７図の半導体装置に正孔を注入した場合と、電
子を注入した場合とのバンドダイヤグラムをそれぞれ示
す図である。 11:高抵抗基板、12:第１の半導体層、13:第２の半導体
層、14:p+−領域、15:n+−領域、16,17:n型オーム性電
極、18,19:p型オーム性電極、20:正孔注入用電極、21:
電子注入用電極、31:インバータ入力、32:インバータ出
力、41:第３の半導体層。
図、第２図，第３図は第１図の半導体装置の電極20下に
おけるバンドダイヤグラムを示す図、第４図，第５図は
第１図の半導体装置の電極21下におけるバンドダイヤグ
ラムを示す図、第６図は第１図の半導体装置に電源電圧
を印加した場合の断面図、第７図は電流増幅率を改善し
た場合の半導体装置の構造を示す断面図、第８図，第９
図は、第７図の半導体装置に正孔を注入した場合と、電
子を注入した場合とのバンドダイヤグラムをそれぞれ示
す図である。 11:高抵抗基板、12:第１の半導体層、13:第２の半導体
層、14:p+−領域、15:n+−領域、16,17:n型オーム性電
極、18,19:p型オーム性電極、20:正孔注入用電極、21:
電子注入用電極、31:インバータ入力、32:インバータ出
力、41:第３の半導体層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8232 29/778 29/812 7210−4Ｍ Ｈ０１Ｌ 27/06 Ｆ
Claims (2)
- 【請求項１】高抵抗基板上に低不純物密度のチャネルか
らなる第１の半導体層と、その上に、第１の半導体層よ
り電子親和力が小さく、かつ、電子親和力とバンドギャ
ップの和の大きい低不純物密度の第２の半導体層とを有
し、第２の半導体層上に形成された正孔注入電極と、そ
の両側の１対の電子チャネルへのオーム性電極とからな
るｎチャネルトランジスタと、第２の半導体層上に形成
された電子注入電極と、その両側の１対の正孔チャネル
へのオーム性電極とからなるｐチャネルトランジスタと
から構成されていることを特徴とする相補型半導体装
置。 - 【請求項２】高抵抗基板上に第１の半導体層より電子親
和力が小さく、かつ、電子親和力とバンドギャップの和
の大きい高抵抗の第３の半導体層と、その上に、低不純
物密度のチャネルからなる第１の半導体層と、更にその
上に、第１の半導体層より電子親和力が小さく、かつ、
電子親和力とバンドギャップの和の大きい低不純物密度
の第２の半導体層とを有し、第２の半導体層上に形成さ
れた正孔注入電極と、その両側の１対の電子チャネルへ
のオーム性電極とからなるｎチャネルトランジスタと、
第２の半導体層上に形成された電子注入電極と、その両
側の１対の正孔チャネルへのオーム性電極とからなるｐ
チャネルトランジスタとから構成されていることを特徴
とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122226A JPH0758760B2 (ja) | 1985-06-05 | 1985-06-05 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122226A JPH0758760B2 (ja) | 1985-06-05 | 1985-06-05 | 相補型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61280675A JPS61280675A (ja) | 1986-12-11 |
| JPH0758760B2 true JPH0758760B2 (ja) | 1995-06-21 |
Family
ID=14830686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122226A Expired - Fee Related JPH0758760B2 (ja) | 1985-06-05 | 1985-06-05 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758760B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130574A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS5893380A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置 |
| JPS58147169A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高電子移動度トランジスタの製造方法 |
-
1985
- 1985-06-05 JP JP60122226A patent/JPH0758760B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61280675A (ja) | 1986-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |