JPS58130574A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58130574A JPS58130574A JP57011663A JP1166382A JPS58130574A JP S58130574 A JPS58130574 A JP S58130574A JP 57011663 A JP57011663 A JP 57011663A JP 1166382 A JP1166382 A JP 1166382A JP S58130574 A JPS58130574 A JP S58130574A
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- JP
- Japan
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- semiconductor layer
- semiconductor
- undoped
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多層構造半導体装置に関する。
５ｉｔ−半導体材料とし次コンプリメンタリ型電界効果
トランジスタ（Ｃ９ｍｐｌｅｍｅｎｔａｒｙ ）”１ｅ
ｌｄＥｆｆｅｃｌ Ｔｒａｎｓｊｓｔｏｒ）は、ｐ型チ
ャネルとｎＢ１チャネルを用い、そのゲートによる電流
のスイッチング特性が１に逆であることを利用している
。
トランジスタ（Ｃ９ｍｐｌｅｍｅｎｔａｒｙ ）”１ｅ
ｌｄＥｆｆｅｃｌ Ｔｒａｎｓｊｓｔｏｒ）は、ｐ型チ
ャネルとｎＢ１チャネルを用い、そのゲートによる電流
のスイッチング特性が１に逆であることを利用している
。
従って、電界効果トランジスタ（以下、ＦＥＴと略記す
る）にほとんどｔ流を流すことなく、信号を増巾でき、
極めて低消費電力で論理動作がｏＪ能であるという利点
を有している。現在の論理回路を組み込んだ（Ｃ（工ｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）は大部分この型
の半導体装置となっている。しかしながら、この素子の
動作速度は、ホール及び電子ノモヒリｆ イ（ｍｏｂ
１１１ ｔ）’ Ｈ各ｋｌｔｎ、ｌｔｅと略ｓｅする）
のどちらか低い方の櫃で決められる。
る）にほとんどｔ流を流すことなく、信号を増巾でき、
極めて低消費電力で論理動作がｏＪ能であるという利点
を有している。現在の論理回路を組み込んだ（Ｃ（工ｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）は大部分この型
の半導体装置となっている。しかしながら、この素子の
動作速度は、ホール及び電子ノモヒリｆ イ（ｍｏｂ
１１１ ｔ）’ Ｈ各ｋｌｔｎ、ｌｔｅと略ｓｅする）
のどちらか低い方の櫃で決められる。
Ｓｉのｓｎ合は、ｐ ｎ ＝ ４８０ ｃｍ” Ｖ−’
ｌａ−”が素子の速度を決めている。又、半導体材料
Ｑ ａ Ａ ８はμｅがＢｉよシも大きく次世代の超高
速デバイス用の材料と目されている。しかし、ホール・
モビリティ（μｈ）は、３００ｍ”Ｖ−１１１１［ｌｃ
−’ テ、Ｓｉより小さいため、コンプリメンタリ型半
導体装置を作っても、利点でめる尚い電子移動度が具体
的な半導体表直に生かされない。便ってＩＣ，ＬＳＩ（
１，ａｒｇｅ ５ｃａｌｅ ｉｎｔｅｇｒａｔｅｄ Ｃ
１ｒｅｕｉりの主流となる半導体装置に十分に活用でき
ない。
ｌａ−”が素子の速度を決めている。又、半導体材料
Ｑ ａ Ａ ８はμｅがＢｉよシも大きく次世代の超高
速デバイス用の材料と目されている。しかし、ホール・
モビリティ（μｈ）は、３００ｍ”Ｖ−１１１１［ｌｃ
−’ テ、Ｓｉより小さいため、コンプリメンタリ型半
導体装置を作っても、利点でめる尚い電子移動度が具体
的な半導体表直に生かされない。便ってＩＣ，ＬＳＩ（
１，ａｒｇｅ ５ｃａｌｅ ｉｎｔｅｇｒａｔｅｄ Ｃ
１ｒｅｕｉりの主流となる半導体装置に十分に活用でき
ない。
本発明は高いホール・モビリティを有し、かつ光分７！
侶号亀流を得ることの出来る多層構造半導体装置を提供
する。
侶号亀流を得ることの出来る多層構造半導体装置を提供
する。
本発明の多層構造半導体装置によってａｔ−ｖＩＳ化曾
物半導体材料を用いて高速動作可能で、且消費域力の慢
めて低いコンプリメンタリ−型の半導体装置が実現する
ことかできる。
物半導体材料を用いて高速動作可能で、且消費域力の慢
めて低いコンプリメンタリ−型の半導体装置が実現する
ことかできる。
本発明の基本的技術思想はｐ型に高濃度にドーピングし
友…−■族三元或いは四元固溶体等の半導体層と、不純
物ｍＷの極めて低いＧｅ１−とのへテロ接合界面に生じ
る２次元ホール・ガス（ｔ〜ＶＯｄｓｍｅｎｓｉｏｎａ
ｌ ｈｏｌｅ ｇａｓ）を信号ノキャリアとして利用し
ようとするものである。こうすることによって高いホー
ル・モビリティを持った半導体装置を実現することがで
きる。
友…−■族三元或いは四元固溶体等の半導体層と、不純
物ｍＷの極めて低いＧｅ１−とのへテロ接合界面に生じ
る２次元ホール・ガス（ｔ〜ＶＯｄｓｍｅｎｓｉｏｎａ
ｌ ｈｏｌｅ ｇａｓ）を信号ノキャリアとして利用し
ようとするものである。こうすることによって高いホー
ル・モビリティを持った半導体装置を実現することがで
きる。
上記ｍ−ｖｓの半導体層とＱｅ層は、たとえは分子線エ
ピタキシャル法（ＭＢＥ）により成長されるが、実用上
十分な程度に格子整合をとる。
ピタキシャル法（ＭＢＥ）により成長されるが、実用上
十分な程度に格子整合をとる。
上記■−ｖ族の三元或いは四元固溶体なる半導体材料と
して次の如き材料をあげることができる。
して次の如き材料をあげることができる。
Ｇ ａｙ−ｘ ｋｔｇ Ａｓ ＋ ｋｔｇ Ｉｎｌ−ｇ
Ｐｓ ｋｔｇ Ｉｎ−１−Ｊｓ。
Ｐｓ ｋｔｇ Ｉｎ−１−Ｊｓ。
ＧａＡ’＊ Ｓｂ１−ｇ、 ＡｔＡｓｘ ８１）１−ｍ
、 ＧａｘＩｎ、−％Ｐ＊Ｇ”ｘ Ｉｎ、−１１Ａ＠
、Ａ／、ＸＧａ、−ｆＡＩ、 ８ｂ、−、、ＧａＸＩｎ
、−ＸＡｓｙ ＰＩ−ｙ、 Ｇａ、１ｎｌ−１１Ａ８ｙ
５ｂｌ−Ｆ等の材料が代表的な例である。■−■族三
元固溶体或いは四元固溶体に＾する半導体材料で、格子
定数が５．６５８士０．０５人とな）、且エネルギーバ
ンド・ギャップが０．６６６Ｖよシ大きいものが選択さ
れている。
、 ＧａｘＩｎ、−％Ｐ＊Ｇ”ｘ Ｉｎ、−１１Ａ＠
、Ａ／、ＸＧａ、−ｆＡＩ、 ８ｂ、−、、ＧａＸＩｎ
、−ＸＡｓｙ ＰＩ−ｙ、 Ｇａ、１ｎｌ−１１Ａ８ｙ
５ｂｌ−Ｆ等の材料が代表的な例である。■−■族三
元固溶体或いは四元固溶体に＾する半導体材料で、格子
定数が５．６５８士０．０５人とな）、且エネルギーバ
ンド・ギャップが０．６６６Ｖよシ大きいものが選択さ
れている。
Ｑｅとの格子のミスマツチングを防ぐｋめ、次の如＠屁
晶比の範囲で通常遺択嘔れる。
晶比の範囲で通常遺択嘔れる。
Ｇａ１−ｘＡｔｘＡＳ （０＜Ｘ＜、１）Ａｔ、 Ｉ
ｒ１ｌ−、Ｐ （０，４＜Ｘ＜：０．６ ）Ａも工
ｎ、、Ａｓ （０，９＜Ｘ＜１ ）ＧａＡｔＡｌ−
ｘ （０，９くＸ＜１）ｒｔｔＡｓｘ ５ｂｌ−ｚ
（ｏ、９＜ｘ＜ｉ ）ｏａｘ■ｎ、−ｘＰ
（ｏ、＋＜：ｘりｏ、６）ＧａＸ Ｉ”Ｉ−ｍＡ’
（ｏ、９＜ｘ＜ｔ ）これらａｔ−ｖｓ三元或いは四
元固溶体なる半導体材料層は大略５ Ｘ １０”／ｃｒ
ｎ” 〜２ Ｘ １０”７ｃｍ”程度の不純物積度にｐ
型にドープされる。このｐ型＃−尋体盾の厚さは３００
人〜３０００Ａ程度に設足する。このｐ型半導体層の不
純物濃度と層の厚さでホール製置が基本的に決定される
。
ｒ１ｌ−、Ｐ （０，４＜Ｘ＜：０．６ ）Ａも工
ｎ、、Ａｓ （０，９＜Ｘ＜１ ）ＧａＡｔＡｌ−
ｘ （０，９くＸ＜１）ｒｔｔＡｓｘ ５ｂｌ−ｚ
（ｏ、９＜ｘ＜ｉ ）ｏａｘ■ｎ、−ｘＰ
（ｏ、＋＜：ｘりｏ、６）ＧａＸ Ｉ”Ｉ−ｍＡ’
（ｏ、９＜ｘ＜ｔ ）これらａｔ−ｖｓ三元或いは四
元固溶体なる半導体材料層は大略５ Ｘ １０”／ｃｒ
ｎ” 〜２ Ｘ １０”７ｃｍ”程度の不純物積度にｐ
型にドープされる。このｐ型＃−尋体盾の厚さは３００
人〜３０００Ａ程度に設足する。このｐ型半導体層の不
純物濃度と層の厚さでホール製置が基本的に決定される
。
ドーパントとしてはＢｅ、Ｚｎ、Ｃｄ等が用いられる。
Ｇｅ１−は通常アンドープ（ｕｎｄｏｐｅ）又は自然に
ドープされる程度とする。Ｇｅ中の不純物としてはＢｅ
＋ Ａ Ｚ ｔ Ｇ ａ ｅ ｌ ｎ等が考えらレルカ
、通”ｇ Ｉ Ｘ １０ ” ／ｃｔｙｔ”以下となっ
ている。Ｉ Ｘ １０１４／ａｒｔ”以下となすのが更
に好ましい。Ｑｅ層の厚みは５００Å以上となす。一般
にはＱｅ層は５００人〜３０００人の範囲を用いている
がよシ好ましくは５００Ａ〜１０００Ａとなす。史に厚
くても良いが必要以上に厚くする必要はない。
ドープされる程度とする。Ｇｅ中の不純物としてはＢｅ
＋ Ａ Ｚ ｔ Ｇ ａ ｅ ｌ ｎ等が考えらレルカ
、通”ｇ Ｉ Ｘ １０ ” ／ｃｔｙｔ”以下となっ
ている。Ｉ Ｘ １０１４／ａｒｔ”以下となすのが更
に好ましい。Ｑｅ層の厚みは５００Å以上となす。一般
にはＱｅ層は５００人〜３０００人の範囲を用いている
がよシ好ましくは５００Ａ〜１０００Ａとなす。史に厚
くても良いが必要以上に厚くする必要はない。
第１図にｐ型半導体層、友とえはＧ ａ ＡＬＡ ８層
と、アンドープＧｅＩ嚢とのエネルギー・バンド構造を
示す。又第２図はｎ型ＧＩＡＩ層と、アンドープＱｅと
のエネルギーバンド構造を示す。
と、アンドープＧｅＩ嚢とのエネルギー・バンド構造を
示す。又第２図はｎ型ＧＩＡＩ層と、アンドープＱｅと
のエネルギーバンド構造を示す。
以下の説明でｐ型半導体層をＧＪＩＡ／、Ａｓ ｔ−用
いて説明するが、基本的に前述し九如き、ｍ−ｖ族の三
元或いは四元系の化合物半導体装置供しても四等の構成
を実現出来る。
いて説明するが、基本的に前述し九如き、ｍ−ｖ族の三
元或いは四元系の化合物半導体装置供しても四等の構成
を実現出来る。
第１図、第２図中で１．１’はＧａＡｔＡｌ及びＧａＡ
Ｉ（２）真窒準位、２はＧ ｅ Ｏ真’２準位、３．３
′は、ＧａＡｔＡ３ 及びＧａＡＳの伝導電子帯の底部
、４はＱｅの伝導電子帯の底部、５は７工ルミ年位（Ｆ
ｅｒｍｉ ｊｅｗｅｌ）、６はＧａＡｊＡａ の価電
子帯の上部、７は０６０価電子帯の上部、ΔＥｖは、価
電子帯の段差である。９は、伝導電子帯の段差ΔＥｃで
ある。
Ｉ（２）真窒準位、２はＧ ｅ Ｏ真’２準位、３．３
′は、ＧａＡｔＡ３ 及びＧａＡＳの伝導電子帯の底部
、４はＱｅの伝導電子帯の底部、５は７工ルミ年位（Ｆ
ｅｒｍｉ ｊｅｗｅｌ）、６はＧａＡｊＡａ の価電
子帯の上部、７は０６０価電子帯の上部、ΔＥｖは、価
電子帯の段差である。９は、伝導電子帯の段差ΔＥｃで
ある。
ｐ （） ａ Ａ ＬＡ ’層にドーピングされた不
純物のうち、Ｇａ増との界面付近にあるものは、ホール
をよりエネルギーの低い３６層へ送シ出し、Ｇｅ層はそ
れ自身がイオン化し友不純物（Ｎりをほとんど待たない
にもかかわらず、ポールの濃度（Ｎｈ）を充分持つこと
ができる。
純物のうち、Ｇａ増との界面付近にあるものは、ホール
をよりエネルギーの低い３６層へ送シ出し、Ｇｅ層はそ
れ自身がイオン化し友不純物（Ｎりをほとんど待たない
にもかかわらず、ポールの濃度（Ｎｈ）を充分持つこと
ができる。
このため、イオン化した不純物による散乱を受けること
なく、伝導に必要なホールの＃度を得ることができる。
なく、伝導に必要なホールの＃度を得ることができる。
更に好ましくは、Ｐ−ＧａＡｔＡｍ層とアンドーグＧｅ
層との界面の価電子帯のくぼみ１０に溜ったホールがＰ
−ＣｌａＡｔＡＳ層中のイオン化した不純物のクーロン
散乱を受け、モビリティが低下するのを避けるため、Ｐ
−ＧａＡｔＡｓノーとＧｅ７曽との界面に、２０〜７０
Ａｍ度のアンドープのＧａＡｔＡｍ層を設はホール・
モビリティの低下を防ぐのがより実用的でるる。これは
、Ｐ−ＧａＡｔＡｍ層から、イオンが３６層へ混入する
ことを防止する効果も持つ。
層との界面の価電子帯のくぼみ１０に溜ったホールがＰ
−ＣｌａＡｔＡＳ層中のイオン化した不純物のクーロン
散乱を受け、モビリティが低下するのを避けるため、Ｐ
−ＧａＡｔＡｓノーとＧｅ７曽との界面に、２０〜７０
Ａｍ度のアンドープのＧａＡｔＡｍ層を設はホール・
モビリティの低下を防ぐのがより実用的でるる。これは
、Ｐ−ＧａＡｔＡｍ層から、イオンが３６層へ混入する
ことを防止する効果も持つ。
本累子を低温にし７ｔ４合、単独のｐ型Ｑｅを冷却し次
場合と異なり、キャリアが凍結することなく、高いホー
ル・モビリティを持つホールが充分な濃度で価電子帯の
くぼみ１ｏに存在する。
場合と異なり、キャリアが凍結することなく、高いホー
ル・モビリティを持つホールが充分な濃度で価電子帯の
くぼみ１ｏに存在する。
この様な状態の２次元ホール・ガスを信号のキャリアと
して利用する。友とえは、１ｏに存在する２次元ホール
ガスに対するオーミックコンタクトを２ｆｓ所でとり、
これらをソースとドレインとし、その間にゲートを設け
、ポールの流れを制御することで、キャリアが極めて高
移ｍ度なる牛導体装置が可能となる。この様な構造は電
界効果トランジスタのチャネル領域に応用することがで
きる。
して利用する。友とえは、１ｏに存在する２次元ホール
ガスに対するオーミックコンタクトを２ｆｓ所でとり、
これらをソースとドレインとし、その間にゲートを設け
、ポールの流れを制御することで、キャリアが極めて高
移ｍ度なる牛導体装置が可能となる。この様な構造は電
界効果トランジスタのチャネル領域に応用することがで
きる。
実施例１
第３図は本発明の一実施例を示す装＊萌面図である。シ
ョットキｍ電界効果トランジスターの狗でめる。半絶縁
性Ｑｅ基板（不純物濃度：ＮムーＮｏ （２ｘ １０１
４／ｃｔｙｔ” ） １１上に７ｙ ）”−７’Ｑｅの
単結晶／１ｉ１２を形成する。厚さは前述し九通ｆｉ３
ＧＯＡ以上となす。一般に３００λ〜３０００人の厚さ
となす。形成は分子線エピタキシャルｆｆｉ（ＭＢＥ法
と略記する）に依る。基板の表口は（１１０）面とし、
基準温度４１０ｃ、蒸着速度は１０人／分とした。
ョットキｍ電界効果トランジスターの狗でめる。半絶縁
性Ｑｅ基板（不純物濃度：ＮムーＮｏ （２ｘ １０１
４／ｃｔｙｔ” ） １１上に７ｙ ）”−７’Ｑｅの
単結晶／１ｉ１２を形成する。厚さは前述し九通ｆｉ３
ＧＯＡ以上となす。一般に３００λ〜３０００人の厚さ
となす。形成は分子線エピタキシャルｆｆｉ（ＭＢＥ法
と略記する）に依る。基板の表口は（１１０）面とし、
基準温度４１０ｃ、蒸着速度は１０人／分とした。
次いで基板温度を５００Ｃ〜６００ｔ：’まで昇温し、
Ｂｅを不純物とし、ｐ型ｏａＡｚＡｓ層（Ｇ ａｏ、ｅ
Ａ ｔｏ、ｔ Ａ ’ ） １４ を形成する。ｐｍ
ＧａＡＬＡａ 層１４の厚さはａＯＯ人、不純物濃度は
１Ｘ１（Ｂａ／儒１とする。試料基板を分子線エピタキ
シャル装置の成長室からとシ出すことなくｐｔｔｌ−約
３００ＯＡの厚さに蒸着する。
Ｂｅを不純物とし、ｐ型ｏａＡｚＡｓ層（Ｇ ａｏ、ｅ
Ａ ｔｏ、ｔ Ａ ’ ） １４ を形成する。ｐｍ
ＧａＡＬＡａ 層１４の厚さはａＯＯ人、不純物濃度は
１Ｘ１（Ｂａ／儒１とする。試料基板を分子線エピタキ
シャル装置の成長室からとシ出すことなくｐｔｔｌ−約
３００ＯＡの厚さに蒸着する。
ショットキ・ゲー）１６ｔｉｌ成する部分を残して、他
の部分全除去する。通常のイオンミリング法に依れは艮
い。オーミック電極の下部領域（１９，２０）にＢｅに
よるイオン打込み法を用いて不ＩｆＩＩＢ物領域を形成
する。不純物濃度はｌＸ１０ ”／ａｎ” となす。Ｂ
ｅのイオン打込み領域は０６層１２に達する深さとする
。とのＢｅイオンの打込み領域上にオーミック電極１７
．１９を形成する。この材質はたとえば、Ｃｒを０．０
３μｍ１Ｔｉを０．０３μｍ、Ａｕをｏ、ｓμｍの積層
で良い。
の部分全除去する。通常のイオンミリング法に依れは艮
い。オーミック電極の下部領域（１９，２０）にＢｅに
よるイオン打込み法を用いて不ＩｆＩＩＢ物領域を形成
する。不純物濃度はｌＸ１０ ”／ａｎ” となす。Ｂ
ｅのイオン打込み領域は０６層１２に達する深さとする
。とのＢｅイオンの打込み領域上にオーミック電極１７
．１９を形成する。この材質はたとえば、Ｃｒを０．０
３μｍ１Ｔｉを０．０３μｍ、Ａｕをｏ、ｓμｍの積層
で良い。
各電極間に絶縁層１８１に設ける。
前述した如き、０６層１２とｐ型ＧａＡｔＡＳ層の間に
薄いアンドープのＧＩＡＩ （或いはｏａＡｚＡｓ）層
を設けた構造は第４図に示す如くである。半絶縁性Ｑｅ
ｌ基板１１上にアンドープのＱｅ層１２１ｒ。
薄いアンドープのＧＩＡＩ （或いはｏａＡｚＡｓ）層
を設けた構造は第４図に示す如くである。半絶縁性Ｑｅ
ｌ基板１１上にアンドープのＱｅ層１２１ｒ。
分子線エピタキシャル法で形成し次後、不純物として用
い７ｔＢｅの蒸発源の７ヤツタを閉じｆｃままＧＩＡＩ
層又はＧｌｌＡＬＡｓ層１３を５０人程匿成長させ、次
いでＢｅ蒸発源のシャッタを開けｐ型ＧａＡＬＡ８層１
４を形成すれは良い。その他の製造工程は第３図に示し
た構造で説・明した通シである。
い７ｔＢｅの蒸発源の７ヤツタを閉じｆｃままＧＩＡＩ
層又はＧｌｌＡＬＡｓ層１３を５０人程匿成長させ、次
いでＢｅ蒸発源のシャッタを開けｐ型ＧａＡＬＡ８層１
４を形成すれは良い。その他の製造工程は第３図に示し
た構造で説・明した通シである。
本実施例ではＧａＡｔＡｍ層と０１層１層のへテロ接合
界面は、厚さ５０人のアンドープＱａＡｓ層の存在によ
り、不純物でめるＢｅがＧｅ中へ拡散することなく、価
電子帯に急峻な段差を生じる。
界面は、厚さ５０人のアンドープＱａＡｓ層の存在によ
り、不純物でめるＢｅがＧｅ中へ拡散することなく、価
電子帯に急峻な段差を生じる。
ＧａＡｔＡｍ 側からＧｅ中へ供出され九ホールと、イ
オン化し几不純物とで、バンド構造に曲がｂｔ影形成、
２次元ホールガスをそのバンド構造のくほみ１０に溜め
ている。この状況を示すバンド構逍図は第１図に示し７
’Ｃ通りである。
オン化し几不純物とで、バンド構造に曲がｂｔ影形成、
２次元ホールガスをそのバンド構造のくほみ１０に溜め
ている。この状況を示すバンド構逍図は第１図に示し７
’Ｃ通りである。
オーミック［愼１５と、２次元ホールガスとは、Ｂｅイ
オン打込によ多形成されたＰ４″領域により接続されて
いる。０．５μｍのゲート長を持つデバイス’１７７Ｋ
に冷却し、格子による散乱を低減させた。ホールの伝導
するチャネル部は、くぼみ１０でのり、不純物が存在し
ない友め、不純物散乱も少ない。
オン打込によ多形成されたＰ４″領域により接続されて
いる。０．５μｍのゲート長を持つデバイス’１７７Ｋ
に冷却し、格子による散乱を低減させた。ホールの伝導
するチャネル部は、くぼみ１０でのり、不純物が存在し
ない友め、不純物散乱も少ない。
本夾厖例の半導体装置は、Ｐ−ＧａＡ／、Ａｓ に対し
、ショットキ・ゲートを用いており、低温で使用して億
めて大なる効果を奏する。
、ショットキ・ゲートを用いており、低温で使用して億
めて大なる効果を奏する。
半導体層１４としてＧａＡｔＡＳ の替わυに第１表の
ａ口き材料を用いても同様の半導体装置を作成すること
ができる。
ａ口き材料を用いても同様の半導体装置を作成すること
ができる。
実施例２
ゲート電極部に（ＣＡＬＡＩ の酸化膜を用いる例で、
！！４５図を用いて説明する。
！！４５図を用いて説明する。
実施例１で説明を行なったのと同様に分子線エピタキシ
ャル法によって半絶縁性Ｑｅ基板１１上にアンドープＧ
ｅ層１２．７７ドープ”ｏ、＊Ａｔ０．ＩＡｓｊ＃ｌｌ
１３．１）ＷＵａ（、、＠ Ａｔ６．ｌＡｓ Ｉ曽１４
？Ｌ−成長させる。仄いで（ＪａＡｔＡＩｉ を成長さ
せながら酸素（０，）ガスを分子線エピタキシャル装置
（ＭＢＥ鉄直と略記する）内に導入し、ＧａＡＬＡｓ酸
化膜１’ｌ厚さ１００人に成長する。真空中でＴｉとＷ
′ｊｋ蒸着し、ゲート部２０以外のＴ ｉ −ｗを除去
、東にゲー）ｇをマスクとしてＢｅイオンを３０ｋＶで
５００人程Ｘ０深さにイオン打込みし、次いで６００Ｃ
で２０分間アニールする。こうしてＢｅイオン打込みの
Ｐ′″半導体領域１８が形成される。
ャル法によって半絶縁性Ｑｅ基板１１上にアンドープＧ
ｅ層１２．７７ドープ”ｏ、＊Ａｔ０．ＩＡｓｊ＃ｌｌ
１３．１）ＷＵａ（、、＠ Ａｔ６．ｌＡｓ Ｉ曽１４
？Ｌ−成長させる。仄いで（ＪａＡｔＡＩｉ を成長さ
せながら酸素（０，）ガスを分子線エピタキシャル装置
（ＭＢＥ鉄直と略記する）内に導入し、ＧａＡＬＡｓ酸
化膜１’ｌ厚さ１００人に成長する。真空中でＴｉとＷ
′ｊｋ蒸着し、ゲート部２０以外のＴ ｉ −ｗを除去
、東にゲー）ｇをマスクとしてＢｅイオンを３０ｋＶで
５００人程Ｘ０深さにイオン打込みし、次いで６００Ｃ
で２０分間アニールする。こうしてＢｅイオン打込みの
Ｐ′″半導体領域１８が形成される。
Ｐ９半導体領域１８上にオーミツク電惚１５゜１７を形
成する。アンドープ３６層とＧ ”ｏ、＠Ａｔ０．ｌＡ
Ｓ増の界面をチャネル領域とすることにより高速度動作
が可能である。
成する。アンドープ３６層とＧ ”ｏ、＠Ａｔ０．ｌＡ
Ｓ増の界面をチャネル領域とすることにより高速度動作
が可能である。
ｐ型半尋体層１４としてＦｉ前述した■−■族の三元或
いは四元系の固浴体を用いて同様の構成を実現出来る。
いは四元系の固浴体を用いて同様の構成を実現出来る。
実施例３
ＱａＡｌ！基板を用い次側で、Ｍ６図を用いて説明する
。
。
半絶縁性ＱａＡｓ基板２１（面方位（１１０））を、メ
カノケミカル法で、ラッピングし、さらに容積比３ ：
１ ！ Ｉ ＨｔＳＯ４ｓ Ｈ＠０＊ ！ ＪＯで、
エツチング後、ＭＢＥ装置の試料準備室で、７５０ｅｙ
のＡｒイオンによるクリーニングを行なう。
カノケミカル法で、ラッピングし、さらに容積比３ ：
１ ！ Ｉ ＨｔＳＯ４ｓ Ｈ＠０＊ ！ ＪＯで、
エツチング後、ＭＢＥ装置の試料準備室で、７５０ｅｙ
のＡｒイオンによるクリーニングを行なう。
基板ｍ度は、５７５Ｃとする。さらに、イオン源をとめ
た後、同じ温度でアニーりングを行なう。
た後、同じ温度でアニーりングを行なう。
結晶成長室へ、ＱａＡｌｌ基板を移設し、（３ａＡｓ基
板を５００〜６００Ｃの温度範囲にセットし、５〜３０
Ａ／１１１１の割合で、アンドープＧａＡ３層ＳＯＯ人
２２を結晶成長する０次いで基板＠ｙｔ−ａ ｓ 。
板を５００〜６００Ｃの温度範囲にセットし、５〜３０
Ａ／１１１１の割合で、アンドープＧａＡ３層ＳＯＯ人
２２を結晶成長する０次いで基板＠ｙｔ−ａ ｓ 。
〜５２５Ｃの範囲に固定し、アンドープＧｅ層鳩１２を
５００人成長させる。次いで、基板温度を５００〜６０
０Ｃに再度固定し、アンドープＧａＡ’ｏ、＊８ｂＯＪ
層１３を４ＯＡの厚さに成長後、ｐ型ドーパントとして
３３＠１に用い、これとＧａＡ＠ｏ、ｅ ８ｂｏ、ｚの
分子ｉｌｌを同時に結晶にめて、ｐ型ＧａＡ１．、、
Ｓｂ、、、（Ｐ ＝ Ｉ Ｘ １０ ”個／譚１）層１
４を５００Ａを成長する。この場合の積層構造における
エネルギーバンド構造図を第７図に示す。
５００人成長させる。次いで、基板温度を５００〜６０
０Ｃに再度固定し、アンドープＧａＡ’ｏ、＊８ｂＯＪ
層１３を４ＯＡの厚さに成長後、ｐ型ドーパントとして
３３＠１に用い、これとＧａＡ＠ｏ、ｅ ８ｂｏ、ｚの
分子ｉｌｌを同時に結晶にめて、ｐ型ＧａＡ１．、、
Ｓｂ、、、（Ｐ ＝ Ｉ Ｘ １０ ”個／譚１）層１
４を５００Ａを成長する。この場合の積層構造における
エネルギーバンド構造図を第７図に示す。
なお゛、第７図では悌めて薄いアンドープ（ｊ ａ Ａ
Ｓｏ、。５Ｏ０４盾１３は省略されている。動作の基
本には影響ないので省略されている。２７は伝４帝の低
部、２８はフェルミ準位、２９は価電子蛍の上部を示す
。３１は価゛１子帝のくぼみであシ、基本的に第１図で
説明しｔ原理と同様である。
Ｓｏ、。５Ｏ０４盾１３は省略されている。動作の基
本には影響ないので省略されている。２７は伝４帝の低
部、２８はフェルミ準位、２９は価電子蛍の上部を示す
。３１は価゛１子帝のくぼみであシ、基本的に第１図で
説明しｔ原理と同様である。
Ｑｅ膚１２は両１１４１ｔ−バンドギャップの大きい半
導体ノー２２及び１４ではさまれ、ホールがチャネルと
しているＱｅ層１２中にトラップされる。アンドープ半
導体層２２ｔ−Ｐ−ＧａＡｉとすれば、アンドープ半導
体層２２ＯＱｅ側の部分からホールがＧｅ中に注入され
、２次元ホールガスが倍増するため、デバイスの電流は
増加する。他方ノーマリ・オフ動作が峻しくなることと
、ピンチオフ時の残留電流が大きくなる等難点が生ずる
。
導体ノー２２及び１４ではさまれ、ホールがチャネルと
しているＱｅ層１２中にトラップされる。アンドープ半
導体層２２ｔ−Ｐ−ＧａＡｉとすれば、アンドープ半導
体層２２ＯＱｅ側の部分からホールがＧｅ中に注入され
、２次元ホールガスが倍増するため、デバイスの電流は
増加する。他方ノーマリ・オフ動作が峻しくなることと
、ピンチオフ時の残留電流が大きくなる等難点が生ずる
。
実施例４
半絶縁性ＧａＡｌ１＆を用い、実施例２で述べた方法で
作製した半導体装置を作製した。＠８図にその断面図を
示す。帛６図と同一符号は同一の物質墳ヲ示している。
作製した半導体装置を作製した。＠８図にその断面図を
示す。帛６図と同一符号は同一の物質墳ヲ示している。
ｐ型Ｇａ、、、 Ａｔｏ、ｔ Ａ”層１４を形成した後
、ｏａ、、、Ａｔ、４Ａｓ’２成長させながら酸素ガス
を導入しＧａＡｔＡｌ ｍ化膜１９を形成する点、Ｂ・
イオン打込み領域１８′を形成する点、電極形成等実施
例２で説明し友ものと全く同様である。
、ｏａ、、、Ａｔ、４Ａｓ’２成長させながら酸素ガス
を導入しＧａＡｔＡｌ ｍ化膜１９を形成する点、Ｂ・
イオン打込み領域１８′を形成する点、電極形成等実施
例２で説明し友ものと全く同様である。
図中で２２は、アンドープのＧａ、、、Ａｔ、、、Ａｓ
で、ＱｅとＧＭ、、、 Ａｔ、、ＡＩの界面を良くする
ことを目的としている。
で、ＱｅとＧＭ、、、 Ａｔ、、ＡＩの界面を良くする
ことを目的としている。
本半導体装置では、ゲート２０が、ＧａＡｔＡＳ酸化腺
１９鹸化形成されてお９、ゲート電流が流れない。さら
にチャネルを形成するアンドープＧｅＭ１２をはさんで
ダブルへテロ構造となり、残留電流も小さい。又、ゲー
トＰ０領域がセルフ・アライン構造となっている友め、
容易に、ソース・ドレイン間の小さい短ゲート長のＦＥ
Ｔが作製できる等利点が多い。
１９鹸化形成されてお９、ゲート電流が流れない。さら
にチャネルを形成するアンドープＧｅＭ１２をはさんで
ダブルへテロ構造となり、残留電流も小さい。又、ゲー
トＰ０領域がセルフ・アライン構造となっている友め、
容易に、ソース・ドレイン間の小さい短ゲート長のＦＥ
Ｔが作製できる等利点が多い。
実施例５
Ｐ−Ｇａｌ（１，ｙＡｔ６．１ＡＩ層とアンド−１３６
層との界面にできる２次元ホールガスと、ｎ −Ｇａｌ
）、ｙＡ ｔｏ、、ＡｌとアンドープＱａＡＩとの界面
にできる２次元電子カスと全組合せ、コンプリメンタリ
Ｆ Ｅ Ｔ ｔ−作製した。第９図はこの半導体装置の
要部断面図、第１０区はその等価回路である。ゲート４
３を持つｎ型ＦＥＴと、ゲート４０を持つｐ型ＦＥＴは
、一つの惚性の入力信号に対し四時にソース・ドレイン
間に電流が流れることなく、きわめて低い消賀亀力で、
論理動作ができる。
層との界面にできる２次元ホールガスと、ｎ −Ｇａｌ
）、ｙＡ ｔｏ、、ＡｌとアンドープＱａＡＩとの界面
にできる２次元電子カスと全組合せ、コンプリメンタリ
Ｆ Ｅ Ｔ ｔ−作製した。第９図はこの半導体装置の
要部断面図、第１０区はその等価回路である。ゲート４
３を持つｎ型ＦＥＴと、ゲート４０を持つｐ型ＦＥＴは
、一つの惚性の入力信号に対し四時にソース・ドレイン
間に電流が流れることなく、きわめて低い消賀亀力で、
論理動作ができる。
半絶縁性ＱＪｉＡ＠基板３３上にアンドープのＧ ａｏ
、ｙＡｔｏ、ＩＡＩ ７ｆ１１３４を１μｍの厚嘔にＭ
ＢＥ法で成長する。この層は通常、３００人〜１μｍ程
厩の厚さを用いる。前記アンドープＧａ、、、Ａｔ、、
、Ａｓｊ−３４上の一部にアンド−１０６１ｍ３５ｔ−
庫さ０．０５μｍｓ更にこ（７）７／ド一プＧｅｍ３５
上にアンドープＧ” ｏ、ｙＡｔｏ０ｍＡ’ １１Ｍ
４７’ｔ ４ ＯＡ ％ ｐｍＧ” ｏ、ｙ Ａ １Ｂ
、Ｂ Ａ Ｓ増３７を０．０３μＪ’ｒｌ）厚さＫＭＢ
Ｅ法で成長する。これらの積層領域にｐ型チャネル領域
ケ持つ半導体素子が形成される。第８図における３９は
イオン打込み法によって形成したＰ０半導体領域で、こ
の上部にオーミック電極４１．４２が形１ｊｆｊ、妊れ
る。４０はゲート１極でめる。素子の具体的構成はＱ
Ｂ Ａ Ｉ。、ｅ ８ ｂｏ、ｔ ｋＧ！０．、Ａｊ
ｏ、、７ｋｌに変えた以外は実施例３と実寅的に同様で
ある。
、ｙＡｔｏ、ＩＡＩ ７ｆ１１３４を１μｍの厚嘔にＭ
ＢＥ法で成長する。この層は通常、３００人〜１μｍ程
厩の厚さを用いる。前記アンドープＧａ、、、Ａｔ、、
、Ａｓｊ−３４上の一部にアンド−１０６１ｍ３５ｔ−
庫さ０．０５μｍｓ更にこ（７）７／ド一プＧｅｍ３５
上にアンドープＧ” ｏ、ｙＡｔｏ０ｍＡ’ １１Ｍ
４７’ｔ ４ ＯＡ ％ ｐｍＧ” ｏ、ｙ Ａ １Ｂ
、Ｂ Ａ Ｓ増３７を０．０３μＪ’ｒｌ）厚さＫＭＢ
Ｅ法で成長する。これらの積層領域にｐ型チャネル領域
ケ持つ半導体素子が形成される。第８図における３９は
イオン打込み法によって形成したＰ０半導体領域で、こ
の上部にオーミック電極４１．４２が形１ｊｆｊ、妊れ
る。４０はゲート１極でめる。素子の具体的構成はＱ
Ｂ Ａ Ｉ。、ｅ ８ ｂｏ、ｔ ｋＧ！０．、Ａｊ
ｏ、、７ｋｌに変えた以外は実施例３と実寅的に同様で
ある。
一部、前記アンドープのＧ ” ｏ、ｑ Ａ ｔｏ、ｓ
Ａ ’層３４の他の領域にアンドープ半導体層３６を
０．０５１ｚｍ。
Ａ ’層３４の他の領域にアンドープ半導体層３６を
０．０５１ｚｍ。
更にこの上部にアンドープＧ” ｏ−ｖ Ａ ４．１
Ａ ８層４８を６０人、ｎ型Ｇ”ｏ、ｙＡｔ＠４ＡＢ
（ｎの濃度、７×１０ ”ｏｎ−” ）層３８が形成
される。これらの積層領域にｎ型チャネル領域を持つ半
導体素子が形成される。図中、４６は３ｉイオンの打込
領域でこの上部にオーミック電極４４．４５が形成され
る。
Ａ ８層４８を６０人、ｎ型Ｇ”ｏ、ｙＡｔ＠４ＡＢ
（ｎの濃度、７×１０ ”ｏｎ−” ）層３８が形成
される。これらの積層領域にｎ型チャネル領域を持つ半
導体素子が形成される。図中、４６は３ｉイオンの打込
領域でこの上部にオーミック電極４４．４５が形成され
る。
４３はゲート電極である。
ｎ型チャネル半導体装置はＩ’ｍ −ＧｉｌＡｔＡＳ
ｋアンドープ半導体層の界面に出来る２次元電子ガスを
キャリアとして用いるものである。第１１図はこの領域
の半導体領域のバンド構造を示す。伝導体の下端を示し
ｔものである。ヘテロ構造による伝導体のくぼみ４９が
生じる。ゲート電圧印加時のＥｌはフェルζ準位である
。フェルζ準位より下の部分に電子が蓄積され、２次元
伝導を行なう。
ｋアンドープ半導体層の界面に出来る２次元電子ガスを
キャリアとして用いるものである。第１１図はこの領域
の半導体領域のバンド構造を示す。伝導体の下端を示し
ｔものである。ヘテロ構造による伝導体のくぼみ４９が
生じる。ゲート電圧印加時のＥｌはフェルζ準位である
。フェルζ準位より下の部分に電子が蓄積され、２次元
伝導を行なう。
こｌ ｆｌＪではＧ２ｌＡｓノ曽３６に接してＰ−ＧＪ
ｉＡｔＡ８３４が存在する。このノーにより伝導帯にポ
テンシャルバリアー５０ができ、電子か基板側へ移動す
るのを妨げ、ピンチオフ特性が優れ次ものとなる。
ｉＡｔＡ８３４が存在する。このノーにより伝導帯にポ
テンシャルバリアー５０ができ、電子か基板側へ移動す
るのを妨げ、ピンチオフ特性が優れ次ものとなる。
ｎ−ｏａ、−ｘＡｚｘＡｓ４６３８としては０．ＯＭｍ
Ｘを用いて幼米的である。不純物濃度は少なくとも１０
” ７ｃｍ” 〜１０ ” ７ｃｍ” 程贋となす。
Ｘを用いて幼米的である。不純物濃度は少なくとも１０
” ７ｃｍ” 〜１０ ” ７ｃｍ” 程贋となす。
（３ａＡｓ層３６ｒよ１０１４〜１０ ”７ｃｍ”以下
となす。勿論、アンドープで艮い。
となす。勿論、アンドープで艮い。
このデバイスにおける結晶成長は、マスクを用いたＭＢ
Ｅ法が好ましい。
Ｅ法が好ましい。
ます、ＱａＡｌｌ基板３３上に、ＭＢＥ成長室内で、厚
さｌ、ｇｍのアンドープＧａＡ３層ｊ層３４′ｆ、全面
に成長させｆｃ恢、ｐ型ＦＥ’ｌ’１７）領域のみ開口
部をＭするＭＯ並属マスクを用い、層３５．３７４”成
長する。次にｎｍＦＥＴの領域にマスクを移動して、ノ
ｌａａ、ａｓを成長する。後のプロセスは、通常のＦ’
ＥＴ製作プロセスと類似でるる。すなわち、３９にＢｅ
イオ／を打込み、Ｐ９領域を作９オーミック電極のため
の下地を作シ、４４にはＢｉイオンを打込み ｎ４″領
域を作る。
さｌ、ｇｍのアンドープＧａＡ３層ｊ層３４′ｆ、全面
に成長させｆｃ恢、ｐ型ＦＥ’ｌ’１７）領域のみ開口
部をＭするＭＯ並属マスクを用い、層３５．３７４”成
長する。次にｎｍＦＥＴの領域にマスクを移動して、ノ
ｌａａ、ａｓを成長する。後のプロセスは、通常のＦ’
ＥＴ製作プロセスと類似でるる。すなわち、３９にＢｅ
イオ／を打込み、Ｐ９領域を作９オーミック電極のため
の下地を作シ、４４にはＢｉイオンを打込み ｎ４″領
域を作る。
電極材料は、４１．４２．４３が、Ｔｉ、ｗで、同時蒸
着し、４０は、Ｐ”％４４ｓ４５はＡｕ−Ｑａ−Ｎｉ合
金である。
着し、４０は、Ｐ”％４４ｓ４５はＡｕ−Ｑａ−Ｎｉ合
金である。
第１０図がこの半導体装置の等価回路で、図中の番号は
ｗＪ９図の部位を示している。
ｗＪ９図の部位を示している。
実施例３〜５においても前述し７ｔｍ−ｖ族の三元系或
いは四元系固溶体を用いても同等の構成が得られること
はいうまでもない。
いは四元系固溶体を用いても同等の構成が得られること
はいうまでもない。
第１図はｐ臘半導体層とアンドープ３６層の接合におけ
るバンド構造の説明図、第２図はｎ型ＧａＡｓ）−とア
ンドープ３６層の接合におけるバンド構造の説明図、＃
！３図、第４図、！５図、第６図２ｍ８図は各々本発明
の実施例を示す装ｍ断面図、第７図はＱｅと■−ｖ族半
導体とのダブルへテロ構造のバンド構造の説明図、１９
図は本発明の原理を用い構成し友コンプリメンタリ半導
体装置の要部断面図、第１０図は第９図の半導体装ｎの
等価回路を示す図、第１１図はｎ−ＱａＡｔＡｓ−（神
Ａｓ−）’−ＧａＡＬＡｓ 積；−のノくンド償遺會示
す図である。 １１・・・半絶縁性Ｑｅ基板、１２・・・アｙドープＱ
ｅ噛、１３・・・アンドープＧａＡ３層、１４・・・ｐ
型■−Ｖ７Ｓ半導体、１９．２０・・・不純物イオン打
込み領域（Ｐ”領域）、１５．１７・・・オーミック電
極、１６・・・ゲート電極。 代理人 弁理士 薄田利幸 第 １ 口 第 ２ 図 第 ３ 図 第 ４ 図 ｔ 第６図 ￥Ｉ ｑ 図 ３７９− 第 ３ 図 ＦＪ ９ 図 ｒｌＪＩＯ図
るバンド構造の説明図、第２図はｎ型ＧａＡｓ）−とア
ンドープ３６層の接合におけるバンド構造の説明図、＃
！３図、第４図、！５図、第６図２ｍ８図は各々本発明
の実施例を示す装ｍ断面図、第７図はＱｅと■−ｖ族半
導体とのダブルへテロ構造のバンド構造の説明図、１９
図は本発明の原理を用い構成し友コンプリメンタリ半導
体装置の要部断面図、第１０図は第９図の半導体装ｎの
等価回路を示す図、第１１図はｎ−ＱａＡｔＡｓ−（神
Ａｓ−）’−ＧａＡＬＡｓ 積；−のノくンド償遺會示
す図である。 １１・・・半絶縁性Ｑｅ基板、１２・・・アｙドープＱ
ｅ噛、１３・・・アンドープＧａＡ３層、１４・・・ｐ
型■−Ｖ７Ｓ半導体、１９．２０・・・不純物イオン打
込み領域（Ｐ”領域）、１５．１７・・・オーミック電
極、１６・・・ゲート電極。 代理人 弁理士 薄田利幸 第 １ 口 第 ２ 図 第 ３ 図 第 ４ 図 ｔ 第６図 ￥Ｉ ｑ 図 ３７９− 第 ３ 図 ＦＪ ９ 図 ｒｌＪＩＯ図
Claims (1)
- 【特許請求の範囲】 ｌ、実買的に不純物を含Ｍしない第１の半導体層と、第
１の半導体層に比較し大なる禁止帯幅を南し且不純物を
含有する第２の半導体層とが互いの界面かへテロ接合を
形成し、前記第１の半導体層と電子的に接続された少な
くとも一対の電極と、前記へテロ接合界面に生ずるキャ
リアの制御手段と金少なくとも有する半導体装置におい
て、前記第１の半導体層がＱｅ層、前記第２の半導体層
がａｔ−ｖｍの三元糸或いは四元系化合物半導体層なる
ことを特徴とする半導体装置。 ２、前記第２の半導体層の前記へテロ接合近傍に央買的
に不純物を含有しない薄いｍ２の半導体領域が存在する
ことｔ−特徴とする特許請求の範囲第１項記載の半導体
装置。 ３、前記第１の半導体層がＧｅ層、前記第２の半導体層
がｍ−ｖｓの三元系或いは四元系化合物半導体層として
構成された第１の能動領域と、前記Ｍｌの半導体層がＱ
ａＡｉ層、前記第２の半導体層がＣＣＡＬＡＩ層として
構成された第２の能動領域を有することｔ−特徴とする
％許請求の範囲第１項又は＃１２項記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011663A JPS58130574A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置 |
| EP82303137A EP0067721B1 (en) | 1981-06-17 | 1982-06-16 | Heterojunction semiconductor device |
| DE8282303137T DE3279663D1 (en) | 1981-06-17 | 1982-06-16 | Heterojunction semiconductor device |
| CA000405274A CA1179071A (en) | 1981-06-17 | 1982-06-16 | Semiconductor device |
| US07/298,764 US5001536A (en) | 1981-06-17 | 1989-01-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011663A JPS58130574A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58130574A true JPS58130574A (ja) | 1983-08-04 |
Family
ID=11784216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57011663A Pending JPS58130574A (ja) | 1981-06-17 | 1982-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130574A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127765A (ja) * | 1983-12-15 | 1985-07-08 | Nec Corp | 電界効果型素子 |
| JPS60235476A (ja) * | 1984-05-09 | 1985-11-22 | Nec Corp | 半導体装置 |
| US4556895A (en) * | 1982-04-28 | 1985-12-03 | Nec Corporation | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
| JPS6110266A (ja) * | 1984-06-15 | 1986-01-17 | エイ・ティ・アンド・ティ・コーポレーション | 相補型論理構造 |
| JPS6154675A (ja) * | 1984-08-24 | 1986-03-18 | Nec Corp | 電界効果型素子 |
| JPS61144881A (ja) * | 1984-12-19 | 1986-07-02 | Nec Corp | 半導体装置 |
| JPS61280675A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 相補型半導体装置 |
| JPS62271415A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 半導体超格子材料 |
| JPH01124266A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | ヘテロ構造電界効果トランジスタ |
| JPH02181935A (ja) * | 1989-01-06 | 1990-07-16 | Nec Corp | ヘテロ構造電界効果トランジスタ |
-
1982
- 1982-01-29 JP JP57011663A patent/JPS58130574A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556895A (en) * | 1982-04-28 | 1985-12-03 | Nec Corporation | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
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| JPH02181935A (ja) * | 1989-01-06 | 1990-07-16 | Nec Corp | ヘテロ構造電界効果トランジスタ |
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