JPH0758792B2

JPH0758792B2 - 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法

Info

Publication number: JPH0758792B2
Application number: JP2210042A
Authority: JP
Inventors: 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1990-08-07
Filing date: 1990-08-07
Publication date: 1995-06-21
Anticipated expiration: 2010-06-21
Also published as: JPH0492473A

Description

【発明の詳細な説明】「産業の利用分野」本発明は、半導体集積回路、特に16M〜16Gビットレベル
の超高密度化された集積回路（ULSIという）の絶縁ゲイ
ト型電界効果半導体装置の作製方法を提供することに関
する。

本発明は、半導体装置、特に縦方向に電流が流れるマイ
クロチャネル型を有する縦チャネル型MIS型（絶縁ゲイ
ト型）電界効果半導体装置（FET）（以下チャネル長が
１μｍ以下の0.03〜１μｍであるためμチャネルMIS FE
Tという）の作製方法であって、前記した如きマイクロ
チャネルであってもセルフアライン（自己整合）プロセ
スを適用するとともに、それに例えばキャパシタを連結
し複合化した半導体装置の作製方法を提案するにある。

本発明は、矩形状の凸状の領域を異方性エッチングを行
うことによって設け、この凸状の領域の側面に斜め方向
または横方向より例えばイオン注入法による不純物を添
加し、チャネル形成領域はゲイト電極をマスクとしてソ
ースまたはドレインとドレインまたはソースとを構成す
る一対の不純物領域を作製する方法に関する。

本発明はさらに、このゲイト電極を作製する前に、チャ
ネル形成領域において、スレッシュホールド電圧の制御
を行う作製方法に関する。

本発明はさらにゲイト電極を作製する前または後に他の
凸状の領域の側面での寄生チャネルの発生の防止を行う
縦チャネル型のMIS FETの作製方法に関する。

「従来技術」従来、MIS FETまたはそれに直列に連結したキャパシタ
の作製方法構造は、第１図に示される如く、フィールド
絶縁物（２）が選択的に設けられた半導体基板（１）の
一表面上に、ゲイト絶縁物（２），ゲイト電極（18）お
よびソースまたはドレイン（４），ドレインまたはソー
ス（５）をゲイト電極（18）をマスクとして上方よりの
垂直方向のイオン注入により不純物をドープするセルフ
アライン構成をさせつつの形成、いわゆるLDD（不純物
濃度が比較的低いドレイン即ちライト・ドープド・ドレ
イン）として形成した。このゲイト電極（18）の側周辺
には、絶縁物の矩形または三角形状の部分（38），（3
8′）を形成し、この端部をマスクとしてその外側に高
不純物濃度の第１の不純物領域（15），第２の不純物領
域（14）を平面的に形成し、MIS FET（10）を構成させ
た。またこの第１の不純物領域（15）に連結して、キャ
パシタ（20）として下側電極（21），誘導体（22），上
側電極（23）を設けていた。かくの如く、MIS FET（1
0），キャパシタ（20）を半導体基板に同一平面を構成
して形成していた。そして1Tr/Cell（１つのMIS FETと
１つのキャパシタを直列に連結して１ビットを構成する
メモリとする）の場合、この平面構成のためセル面積が
大となり、高密度集積化に限界があった。

またゲイト電極（18）の左右には、LDD（４），（５）
を作るための補助手段として、矩形または三角形状の部
分（38），（38′）を絶縁物により構成している。本発
明は、この矩形または三角形状の部分を絶縁物としてで
はなく、積極的に導体または半導体のゲイト電極自体と
して設けた構造の作製方法に関する。

「本発明の目的」本発明は、矩形の凸状の領域を設け、この領域の１つま
たは２つの側面をチャネル形成領域とした。即ち、縦方
向に電流が流れるようにし、そのチャネル長は0.03〜１
μｍときわめて小さくするとともに、１つのMIS FETの
大きさは１μｍ□〜10μ□程度にまで小さくすることに
より、16M〜16Gビットまで作り得るULSI用の素子構造を
提供することにある。さらにこのMIS FETを複合化して
インバータ構造、また他の素子例えばキャパシタと連結
したメモリセル構造を提供することにある。

「発明の構成」本発明は単結晶の半導体基板に対し、矩形の凸状の領域
を設けた。この凸状の（100）面またはその近傍（（10
0）面またはその近傍即ち（100）面よりも±10゜以内の
ずれを以下単に（100）面という）を有するそれぞれの
４つの側面を同時に（100）面とし、この側面の２つの
チャネル形成領域とし、電流を縦方向に流す、即ち縦チ
ャネル型とした。

本発明において、MIS FETにおけるソース、ドレインは
その後工程で電極形成をしやすくするため、横方向に形
成することにより、非対称のMIS FETを提供することに
ある。即ち、半導体基板の一主面に矩形の凸状の単結晶
半導体の領域を設ける。この凸状の領域に作られた矩形
または三角形状のゲイト電極をマスクとして、セルフア
ライン（自己整合）方式により即ちゲイト電極の端部を
ソースまたはドレインおよびドレインまたはソースの端
部（チャネル形成領域と接する部分）の製造の基準とし
た。即ち、その上部にはMIS FETの一方のソースまたは
ドレインを構成せしめ、この凸状領域のゲイト電極の下
方向の側部は縦型のチャネル形成領域とせしめ、半導体
基板の底部にはドレインまたはソースを作製する。これ
らソースまたはドレインおよびドレインまたはソース
は、例えばイオン注入法等により、不純物濃度を３×10
¹⁷〜５×10²⁰cm^-3としつつも、斜め方向または横方向よ
り添加をする。すると不純物のより高濃度の領域は凸状
の領域の斜め表面または半導体基板の底部ではなく、そ
れよりも深い半導体内部となる。その結果、ホットキャ
リアのゲイト絶縁物中への注入の防止を図ることができ
る。

ゲイト電極の上端部と概略一致して、ソースまたはドレ
インの端部を有し、その内部はさらにチャネル形成領域
側に少しせりだし大きく設け、ゲイト電極をオフセット
構造とすることを防ぎ、かつ製造に余裕（マージン）を
与える。

この矩形の凸状の領域に横方向または斜め方向から不純
物を例えばイオン注入法等を用いて添加することによ
り、チャネル形成領域のスレッシュホールド電圧の制
御、うめこみチャネルの形成を行った。

この不純物濃度は、界面準位密度により異なるが、Ｔチ
ャネルMIS FETではスレッシュホールド電圧を±1V以内
とし、ノーマリ・オフとするには＋0.1〜＋1.0Vとし、
ノーマリ・オンとするには−0.1〜−1.0Vとした。Ｐチ
ャネルMIS FETでは逆符号となる。

チャネル形成を行わない側面では、寄生チャネルの発生
による微小リークが流れないように、上下方向に寄生チ
ャネルの発生の防止を実行せしめた。この寄生チャネル
の防止には、Ｎチャネル型MIS FETにおいてはホウ素
を、LDD用のソースまたはドレインの不純物濃度よりも
低い濃度であって、基板の不純物濃度よりも高い濃度と
した。一般には１×10¹⁶〜２×10¹⁸cm^-3とした。

ソースまたはドレインおよびドレインまたはソースは、
高不純物濃度の第２の不純物領域および第１の不純物領
域を外部の電極とオーム接触をしやすくするため、コン
タクト用の穴を微細に精度よく開穴できるよう、平面を
有して設けている。

逆に側面にコンタクト用穴を形成しようとしても、その
製造はフォトエッチング用の紫外光の露光が一般に上方
より下方に照射されるため、0.1〜0.5μｍ□の大きさの
コンタクト用穴の形成は不可能に近い。

本発明はこの欠点を除去している。

このため本発明の半導体装置は、ULSIを構成させるため
の高密度化を従来の横型MIS FETの基板に占める面積を
スケーリングにより縮めるのではなく、高さ方向に積極
的に設けることにより成就させることを目的としてい
る。

以下に図面に従って本発明の実施例を記す。

『実施例１』この実施例は第２図にその製造工程を示す。

単結晶半導体基板の矩形の凸状の領域（35）を用いて縦
チャネルのＮチャネル型MIS FETを２つを対（10），（1
0′）として設けたものである。

第２図（Ａ）〜（Ｄ）はその縦断面図を示し、第２図
（Ｅ）は平面図を示している。第２図（Ｅ）のＡ−Ａ′
の断面が第２図（Ａ）〜（Ｄ）に対応する。

単結晶半導体基板、例えばシリコン単結晶半導体（10
0）面、Ｐ型10〜500Ωcmを選んだ。この半導体基板に対
し、第１のフォトマスク（〜はフォトマスクを用
いたフォトリソグラフィ工程を示す）を用いて、第２図
（Ａ）および（Ｅ）に示す如く、上側からみて矩形の凸
状の領域（35）を形成した。その作製にはシリコン単結
晶基板の異方性エッチングをすればよい。このコーナ部
は基板上面に対し90゜にきわめて鋭く縦面を出すことが
重要である。この凸状の領域（35）の高さは0.5〜４μ
ｍ例えば1.5μｍとした。

すると、矩形を有する凸状の領域（35）は第２図（Ｅ）
に示すように、チャネル形成領域を（100）面（＜100＞
方向（40））となり、寄生チャネル防止面も（010）面
（＜010＞方向（40′））とする。

そしてそれらのすべての側面で固定電荷密度を他の（11
0），（111）結晶面に比べて約1/2にまで少なくさせる
ことができる。

酸化性気体に対してマスク作用のある窒化珪素（33）を
約0.1μｍの厚さに形成した。この酸化性気体に対しマ
スク作用のある被膜は、酸化珪素、多結晶珪素と窒化珪
素との多層膜でもよい。その後第２図（Ａ）に示される
如く、第２のフォトマスク（）により窒化珪素を一部
除去した。

この除去をした領域にチャネルカット形成用のＰ型不純
物をドープした後、フィールド絶縁物（３）を0.5〜２
μｍの厚さに埋置させて第２図（Ａ）の状態を得る。

第２図（Ｂ）に示す如く、この窒化珪素膜（33）を除去
して凸状領域（35）を有する半導体基板（１）上にゲイ
ト絶縁膜を構成するための被膜（２）を形成した。

チャネル形成領域（６），（６′）をゲイト絶縁膜
（２）の形成の前または後に、イオン注入法等の手段に
より矩形の凸状の領域の少なくとも側面に形成した。即
ち、チャネル形成領域（６），（６′）はこの実施例は
Ｎチャネル型MIS FETの場合であるため、スレッシュホ
ールド電圧を制御し、エンヘンスメント型のMIS FETの
ためにはノーマリ・オフの＋0.1〜＋0.1V、例えば＋0.5
Vに、またディプレッション型のMIS FETのためにはノー
マリ・オンの−0.1〜−1.0V例えば−0.5Vとドーズ量を
制御して成就した。これらをチャネル形成領域とし、チ
ャネル形成領域（６），（６′）の一方または双方に対
して自動的にフォトマスクを用いて形成した。うめこみ
チャネル型として２回の二または三種類の不純物の添加
を行ってもよい。これらは、凸状領域（35）の（６），
（６′）側の側面に対して、積極的に不純物を添加し
た。例えば、横または斜め方向からのイオン注入（3
8），（38′）はホウ素、またはホウ素と砒素とにより
ドープした。

この矩形の凸状の領域（35）のチャネルが形成されない
領域（第２図（Ｅ）における（36），（36′））では寄
生チャネルが発生しやすくなり、ソースまたはドレイン
（４）とドレインまたはソース（５），（５′）との間
で微少リーク電流が発生しないよう、ホウ素を基板即ち
凸状の領域よりも高濃度に添加し、オフ状態をたえず成
就するようにチャネルカットをした。即ち基板上平面に
対し斜め方向または横方向よりイオン注入をして成就し
た。

これらのイオン注入により、単に基板のみならず絶縁膜
（33）または（２）も損傷を受けるため、これら全体を
熱または強光アニールして半導体基板（１），凸状の領
域（35）を単結晶化した。

このイオン注入工程は第２図（Ａ）であっても、第２図
（Ｂ）の工程で行ってもよい。

この酸化珪素膜（２）を除去して他の絶縁膜、例えば他
の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複
合膜を100〜500Åの厚さに形成しゲイト絶縁膜（２）と
してもよい。

次に第２図（Ｂ）に示す如く、このゲイト絶縁膜（２）
にソースまたはドレインの電極（コンタクト）とするた
めの窓を第３のフォトマスク（）により形成した。そ
の絶縁膜の表面を十分清浄にした後、該基板上に減圧気
相法（LPCVD法）により一導電型の不純物、例えばＮ型
の不純物（リン）が１〜10×10²⁰cm^-3の濃度にドープさ
れたシリコン半導体（珪素）被膜（７）を0.5〜2.5μｍ
の厚さにゲイト電極およびその他のリードを構成するた
めに全表面に形成した。この不純物のドープは成膜と同
時ではなく、次の異方性エッチングをしてゲイトとなる
部分（８），（８′）を残存させる工程をこの被膜
（７）に行った後に拡散法または注入法により行っても
よい。

この被膜（７）は不純物がドープされた珪素半導体では
なく、金属または金属間化合物等の導体であってもよ
い。さらにP⁺またはN⁺型の半導体と金属または金属化合
物、特にMo,Wまたはその珪化物（MoSi₂,WSi₂）との多層
膜であってもよい。

かくして第２図（Ｂ）を得た。

次に第２図（Ｃ）に示される如く、この上面に被膜の一
部として残置させる領域上にフォトレジスト（例えばOM
R−83東京応化製）（）で選択的にコーティングし、
その後に異方性エッチングを行った。このエッチングに
関して、従来より用いられた溶液を用いる等方性エッチ
ング方法ではなく、サイドエッチおよびテーパエッチの
きわめて少ないまたはまったくない異方性エッチング方
法を用いることが重要である。具体的には2.45GHzを用
いたマイクロ波によって、エッチング用反応性気体、例
えばフッ化窒素（NF₃），弗化炭素（CF₄）を化学的に活
性化し、さらにその真空度を0.1〜0.001torr特に0.005
〜0.01torrの真空度の雰囲気でプラズマ化したフッ素シ
ャワーを基板の上面より垂直方向に流し、かつ基板にバ
イアスを加え、低温エッチングとしてサイドエッチを皆
無にすべく努めた。

その結果、被膜（７）のうちフォトレジストの形成され
ていない平面部が完全に除去される時、凸状の領域（3
5）のコーナ部である側面部の被膜（８），（８′）
は、上方よりみて実効的な厚さが厚いため、側周辺に縦
型の矩形または三角形状のゲイト電極（18），（18′）
として残存された。さらにドレインまたはソース
（５），（５′）の第１の不純物領域（第２図（Ｄ）の
（15）に対応）のコンタクト（11）とそのリード（12）
は、この実施例ではN⁺型で電極リードとして残存させる
ことができた。ゲイト電極（18），（18′）は凸状の領
域（35）の上面にわたって存在しておらず、その巾もフ
ォトリソグラフィで決められる巾ではなく、被膜（７）
の側面の厚さと異方性エッチングの程度とにより定める
ことができる。

これら全体をこの後に酸化して酸化珪素絶縁膜（47）を
凸状の領域、半導体基板の底部およびゲイト電極（1
8），（18′）の表面に300〜2000Åの厚さに形成した。

次にこの矩形または三角形状のゲイト電極（18），（1
8′）をマスクとして（37），（37′）に示す如く、斜
め方向より不純物の添加を行う。イン注入法を用いる場
合、Ｎチャネル型であるため、砒素を30〜100KeVの加速
電圧で0.5〜５×10¹⁵cm^-2例えば１×10¹⁵cm^-2の濃度に
添加した。するとゲイト電極（18），（18′）またはそ
の上の絶縁膜（47）の端部（44）をマスクとして凸状の
領域（35）の上部はソースまたはドレイン（４）を有
し、その端部（44′）はゲイト電極の端部（44）と概略
一致し、また、この端部（44′）よりも内部（44″）の
方がチャネル形成領域（６′）からみてドレインまたは
ソースに近い位置に形成される。かくしてソースまたは
ドレイン（４）が形成される。

他方、他のゲイト電極（18′）の端部（48）と概略一致
してドレインまたはソース（５′）の端部（48′）が形
成され、その位置よりもさらに深く（ソースまたはドレ
インに近い位置）ドレインまたはソースの内部（48″）
が形成される。

かくしてソースまたはドレイン（４），ドレインまたは
ソース（５），（５′）はゲイト電極（18），（18′）
の端部によりセルフアライン（自己整合）的にその位置
が決められ、特に斜め方向からのイオン注入により位置
決めが行われる特長を有する。

そしてゲイト電極（18′）は第２図（Ｅ）に示す如く、
リード（38′）として延在せしめ、他のゲイト電極（1
8）はリード（12）をへてコンタクト（11）に連結させ
ている。

第２図（Ｄ）において、上方より高不純物濃度の領域を
作るため、第１の不純物領域（15），（15′）、第２の
不純物領域（14）を形成し、オーム接触をさせてもよ
い。しかしこれらの不純物領域は、ソースまたはドレイ
ン（４），ドレインまたはソース（５），（５′）の形
成の際、加速電圧を可変し、高い加速電圧で低いドーズ
量を、強い加速電圧で高いドーズ領域に添加、例えば10
0KeVにて１×10¹⁴cm^-2、50KeVで３×10¹⁴cm^-2、30KeVで
２×10¹⁴cm^-2と変更ドープすることにより一度に形成す
ることができる。

第２図（Ｃ）において、矩形またはほぼ三角形状のゲイ
ト電極（18），（18′）は、下端部の巾が0.1〜１μｍ
という細さであるが、その層は設計の必要に応じてフィ
ールド絶縁物上にリード（38），（38′）として延在さ
せて、そのリードの巾を１〜10μｍと巾広に設け、同一
基板に設けられた他のMIS FETの電極リードと連結した
り、または他のキャパシタ、抵抗等と電気的に連結して
もよいことはいうまでもない。

図面ではタングステンの選択成長（24），（13）を行
い、アルミニウムのリード（24′），（12′），（3
8″）を形成し、多層配線した。

第２図（Ｄ），（Ｅ）ではインバータ、即ち、電源側
（38″）、ロード（10）、出力（24），（24′）、ドラ
イバ（10′）、接地側（12），（12′）を構成させてい
る。これらの後、全体に層間絶縁膜を形成し、出力を第
２の不純物領域（14）に連結し、電流を電極（12′）に
多層配線を施して連結すればよい。

MIS FETとしてのチャネル長はソースまたはドレイン
（４）の端部（44）、または（44″）とドレインまたは
ソース（５），（５′）の端部（48′）または（48″）
との差で決めることができる。

かくしてソース、ドレインは凸状領域の上方および基板
底面の平面を外部とのコンタクトを容易にしつつ、かつ
縦チャネル型のいわゆる縦横型のMIS FETとすることが
できた。そのため、ソース、ドレインに対する電極（コ
ンタクト）の形成がしやすくなり、かつチャネル長を0.
1〜１μｍと小さく、その長さを斜め方向からの不純物
添加によりセルフアラインプロセス用に、より精密に制
御製造が可能となった。

以上の実施例より明らかなごとく、本発明は、縦型の矩
形または三角形状のゲイト電極（18），（18′）を凸状
の領域に隣接して機械強度を大としつつもチャネル形成
領域（６），（６′）に（100）面を用いて界面準位
（シリコンの不対結合手の存在による正の電荷の発生に
よる）を減少させた。

また矩形の凸状の領域の他の側面（第２図（Ｅ）の（3
6），（36′））において、寄生チャネルが発生しない
ように、その側面も（100）面として、ここでも正の固
定電荷の発生を最小にするよう努めた。またここにホウ
素を第２図（Ｅ）の（36），（36′）に示す如く添加し
て、チャネルカットを形成した。

かくして精密に制御されたチャネル長を有し、かつトラ
ンジスタの基板全体にしめる面積を小さくする縦横型マ
イクロチャネル（μチャネル）型のMIS FETを作ること
ができる。

第１図は、矩形の凸状の領域の２つのMIS FETをＮチャ
ネル型で形成させたものであるが、フィールド絶縁物に
より離間した他部に他のMIS FETをＰチャネル型で構成
せしめ、MIS構造（相補型構造）としてLSI,VLSIにする
ことは本発明をさらに助長させることができる。

『実施例２』第３図（Ａ）は本発明を応用した他の実施例である。そ
の対応する電気回路を第３図（Ｃ）に示す。

第３図（Ａ）は実施例１を用いて２つのMIS FET（1
0），（10′）と２つのキャパシタ（10），（10′）と
をそれぞれ直列に接合させ、1Tr/Cellを２つ対にして設
けたものである。即ち、凸状の領域（35）にはチャネル
形成領域（６），（６′）を有し、その上部にソースま
たはドレイン（４），高濃度の第２の不純物領域（14）
を有する。またその半導体基板（１）の底部の周辺部に
はフィールド絶縁物（３）を設けて、第１の不純物領域
（15），（15′）とその外側にドレインまたはソース
（５），（５′），ゲイト電極（18），（18′），ゲイ
ト絶縁膜（２），（２′）として、２つのMIS FET（1
0），（10′）を構成した。このオーム接触をさせるN⁺
の第１の領域（15），（15′）に連結（11），（11′）
してキャパシタ（20），（20′）の下側電極（21），
（21′），誘電体（22），（22′），更にその上に上側
で電極（23），（23′）を設けて、これによりキャパシ
タ（20），（20′）とした。

第３図（Ａ）において、（14）はビット線であり、（1
8）、（18′）をワード線として1Tr/Cellを２個対をな
す構造とするメモリシステムとした。かかる構造とする
と、凸状の領域（35）を２つのMIS FET（10），（1
0′）用に共通させることができ、又誘電体（22），（2
2′）はゲイト絶縁膜とは異なる高い誘電率の材料、例
えば酸化タンタル、酸化チタン、窒化珪素、チタン酸バ
リウムとすることができる。またこれらの誘電体と電極
とを互いに積層して全体の静電容量を増大させることが
できるスタックト型メモリセルの特徴を有する。この実
施例においては、ゲイト電極（18），（18′）の外周辺
がその酸化物の層間絶縁物（17）により絶縁されている
が、その厚さは0.1〜1.0μｍであり、第１の不純物領域
（15），（15′）とキャパシタ（20），（20′）の下側
電極（21），（21′）との連結はタングステンの選択成
長（13），（13′）による電極（コンタクト）を形成し
た。このため下側電極（21），（21′）はタングステン
シリサイドとした。

かくの如く本発明のMIS FETを用いた場合、ドレインま
たはソースまたは第１の不純物領域に連結してコンタク
トをステッパーの焦点深度が浅くしても一定とでき、焦
点ボケによる精密添加を防ぐことができる。そして十分
な面積の余裕を持ちつつ得ることができる。即ち、電極
用の穴あけを行う際のマスク合わせ精度の範囲で第１の
不純物領域（15），（15′）を作ればよい。もしその精
度がよければ、このドレインまたはソースとしての必要
面積を小さくできる。そしてこのコンタクト形成用領域
とは無関係にかつMIS FETの基板上からみた大きさを大
きくすることなく、チャネル長を精密に実施例１に示し
た如くに作ることができた。

ポリイミド等の層間絶縁物を形成し、その上面に第３の
導電体配線を形成してもよい。

そしてセルの面積をきわめて小さく高密度に形成するこ
とができた。この実施例に示されていない製造工程は実
施例１を用いた。

『実施例３』この実施例は第３図（Ｂ）にその縦断面図が示されてい
る。メモリセルの他の実施例であり、対応した回路図を
第３図（Ｃ）に示す。

図面より明らかなごとく、半導体基板表面上に凸状の領
域（35）を半導体基板表面に設け、その側周辺と基板底
部とのコーナ部にゲイト絶縁膜（２），（２′）を設
け、さらにゲイト電極（18），（18′）を一対をなして
形成している。この珪素の如きゲイト電極の一部をマス
クとしてイオン注入法によりドレインまたはソース
（５），（５′），ソースまたはドレイン（４）を形成
した。更にうめこみチャネル型としてチャネルを形成す
るため、ホウ素ドープ（46），（46′），砒素ドープの
うめこみチャネル（６），（６′）をそのチャネル長
（６），（６′）を精密に制御するためセルファライン
法により設けている。こうしてμチャネルMIS FET（1
0），（10′）を２ケ対をなす構造に設けた。

次にこの第１の不純物領域（15），（15′）に設けられ
ているコンタクト開口（９），（９′）が実施例１と同
様に設けられているため、これにより誘電体の下側電極
（20），（20′）を、例えばドープドシリコンを0.1〜
１μｍの厚さに形成させて設けた。この上面にスパッタ
法により酸化タンタル膜（22），（22′）を100〜500Å
の厚さに形成した。その他実施例２に示す窒化珪素、酸
化珪素であってもよい。それらは下側電極を窒化または
酸化して作った。この後この面上に対抗電極（23），
（23）′）を金属または半導体により設け、これをフォ
トエッチングした後、キャパシタ（20），（20′）とし
た。

かくして、キャパシタ（20），（20′）の上側の電極
（23），（23′）と誘電体（22），（22′）および下側
の電極（21），（21′）をスタックト型（積層型）メモ
リセルとして作ることができた。加えて、このキャパシ
タをフィールド絶縁膜（３）上または凸状領域（35）お
よびゲイト電極（18），（18′）上にわたって設けるこ
とができ、半導体基板全体からみるとコンタクト部以外
はすべてあたかもキャパシタとして見えるようにセル面
積の高密度化をはかることができた。第２の不純物領域
（14）にコンタクト（24）を介して多層配線（24′）を
層間絶縁膜（17）上にワード線として設け、ゲイト電極
（18），（18′）をビット線として用いることによっ
て、セルファライン的に縦チャネル型、ソース、ドレイ
ン横配列型のMIS FETを対をなして形成したことは、小
型化、高密度化と信頼性の向上に有効であった。

この実施例においても、実施例２と同様に、誘電体の材
料に酸化タンタル等の高誘電率の材料を使用でき、また
ビット線を領域（24′）、ワード線をゲイト電極（1
8），（18′）と一対をなす1Tr/cellのメモリシステム
の一部として構成させることができた。

またこれらはＮチャネルMIS FETを集積化したものであ
るから、凸状領域を同一基板に複数個有しており、その
一部をＰチャネルMIS FETとして相補形（コンプリメン
タリ型）集積回路とすることは有効である。

本発明において、ゲイト絶縁膜中に電気的にフローティ
ングの電極を設け、フローティングゲイト型不揮発性を
メモリを構成させてもよい。

以上の３つの実施例において、第１の領域を構成する材
料また縦型の矩形またはほぼ三角形状のゲイト電極（1
8）を構成する材料は、P⁺またはN⁺型の導電型を有する
不純物をドープした基板と同一主成分の材料例えば珪素
を中心として記した。

しかしそれらは珪素とMo,W,Tiとの混合物または化合物
（MoSi₂,WSi₂,TiSi₂）であってもよく、また真性、P⁺型
またはN⁺型の半導体を多層構造にしても、また珪素の如
き半導体とMo,W,白金またはその化合物との多層構造を
有せしめてもよいことはいうまでもない。

本発明においては、半導体基板は単結晶珪素を主として
記した。しかしGaAs,InP等の化合物半導体であっても、
また多結晶、アモルファス、セミアモルファス半導体で
あってもよいことはいうまでもない。

またチャネル形成領域は表面拡散を用いるMIS FETでは
なくうめこみチャネル型としてもよい。また多数キャリ
アを用いる方法であってもよい。これらはゲイト絶縁膜
下のチャネル部の構造の制御方法に基づく。

「効果」以上の実施例より明らかな如く、本発明は斜め方向また
は横方向から不純物の添加をしてチャネル長をゲイト電
極によりソースまたはドレインおよびドレインまたはソ
ースをセルフアライン的に形成させることにより精密制
御をして、ソースおよびドレインを形成できた。そし
て、ゲイト電極は凸状の第１の領域にその側部がよりか
かるようにして力学的に補強をした構造を有して高信頼
性化に努めた。チャネル形成領域のスレッシュホールド
電圧は、斜めまたは横方向より半導体上部にホウ素等の
不純物をドープして設けられた構造を有し、その構造的
な特徴、そらに0.1〜１μｍのチャネル長により周波数
応答速度が１〜10GHzを有する極短チャネル（μチャネ
ル）MIS FETを電子ビーム露光等の技術を絶対必要条件
として用いることなしに実施せしめるという大きな特徴
を有する。

【図面の簡単な説明】

第１図は従来より知られたMIS FETの縦断面図を示す。第２図は本発明の実施例の製造工程及び構造を示すため
の縦断面図である。第３図は1Tr/Cellのメモリを一対をなして設けた本発明
の他の実施例の縦断面図である。１……半導体基板３……フィールド絶縁物 5,5′……ドレインまたはソース４……ソースまたはドレイン 6,6′……チャネル形成領域 15,15′……第１の不純物領域 14……第２の不純物領域 18,18′……ゲイト電極 10,10′……絶縁ゲイト型電界効果トランジスタ（MIS F
ET） 20,20′……キャパシタ〜……フォトマスクによるパターニング処理 37,37′……イオン注入の方向 38,38′……イオン注入の方向

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板に凸状の領域を形成
する工程と、前記凸状の領域の側面にゲイト絶縁膜を形
成する工程と、前記ゲイト絶縁膜上であって前記凸状の
半導体基板のコーナ部にゲイト電極を構成するための被
膜を形成する工程と、該被膜に異方性エッチングを行
い、前記コーナ部に矩形または三角形状のゲイト電極を
形成する工程と、前記ゲイト電極をマスクとして前記半
導体基板に対し斜め方向より不純物を前記ゲイト電極を
マスクとして添加することにより前記半導体基板の底部
にドレインまたはソースを形成するとともに、前記凸状
領域の上部にソースまたはドレインを形成する工程とを
有することを特徴とする縦チャネル型絶縁ゲイト型電界
効果半導体装置の作製方法。