JPH0758865B2 - 掛算回路 - Google Patents
掛算回路Info
- Publication number
- JPH0758865B2 JPH0758865B2 JP19974885A JP19974885A JPH0758865B2 JP H0758865 B2 JPH0758865 B2 JP H0758865B2 JP 19974885 A JP19974885 A JP 19974885A JP 19974885 A JP19974885 A JP 19974885A JP H0758865 B2 JPH0758865 B2 JP H0758865B2
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- JP
- Japan
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- transistor
- transistors
- input signal
- collector
- current
- Prior art date
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Amplitude Modulation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、２つの入力信号をアナログ乗算し、周波数変
換，振幅変調，位相比較等に使用する掛算回路に関する
ものであり、特にビデオテープレコーダー，ビデオディ
スクプレーヤー等の映像記録再生機器に利用される掛算
回路に関する。
換，振幅変調，位相比較等に使用する掛算回路に関する
ものであり、特にビデオテープレコーダー，ビデオディ
スクプレーヤー等の映像記録再生機器に利用される掛算
回路に関する。
従来の技術 従来の掛算回路の一例を第２図に示す。第２図におい
て、第１の入力信号１はエミッタを抵抗によって結合さ
れた２つのトランジスタ７と８のベースに入力される。
この２つのトランジスタ7,8のエミッタはそれぞれ定電
流源13,14に接続されている。また第２の入力信号２は
トランジスタ3,6のベースとトランジスタ4,5のベースへ
それぞれ入力される。トランジスタ3,4のエミッタは結
合されており、前記トランジスタ７のコレクタに接続さ
れる。さらにトランジスタ5,6のエミッタは結合されて
おり、前記トランジスタ８のコレクタへ接続される。ま
たトランジスタ3,5のコレクタは結合されて、抵抗10を
通って電源12へ接続される。トランジスタ4,6のコレク
タは結合されて抵抗11を通って電源12へ接続される。
て、第１の入力信号１はエミッタを抵抗によって結合さ
れた２つのトランジスタ７と８のベースに入力される。
この２つのトランジスタ7,8のエミッタはそれぞれ定電
流源13,14に接続されている。また第２の入力信号２は
トランジスタ3,6のベースとトランジスタ4,5のベースへ
それぞれ入力される。トランジスタ3,4のエミッタは結
合されており、前記トランジスタ７のコレクタに接続さ
れる。さらにトランジスタ5,6のエミッタは結合されて
おり、前記トランジスタ８のコレクタへ接続される。ま
たトランジスタ3,5のコレクタは結合されて、抵抗10を
通って電源12へ接続される。トランジスタ4,6のコレク
タは結合されて抵抗11を通って電源12へ接続される。
第１の入力信号V1は差動構成のトランジスタ7,8によっ
て入力信号V1に応じたコレクタ電流に変換させられる。
さらに第２の入力信号によってトランジスタ3,4,5,6に
よって前記トランジスタ7,8のコレクタ電流が切り換え
られて抵抗10,11に出力させられて、入力信号V1とV2の
乗算信号が抵抗10、11の両端に発生し、出力端子23、24
から出力される。
て入力信号V1に応じたコレクタ電流に変換させられる。
さらに第２の入力信号によってトランジスタ3,4,5,6に
よって前記トランジスタ7,8のコレクタ電流が切り換え
られて抵抗10,11に出力させられて、入力信号V1とV2の
乗算信号が抵抗10、11の両端に発生し、出力端子23、24
から出力される。
発明が解決しようとする問題点 ところが、このような従来の回路においては、第２の入
力電圧V2がトランジスタ3,4,5,6を飽和させるのに充分
大きい電圧である場合に、波形歪を生じさせるという欠
点を有していた。トランジスタ3,6とトランジスタ4,5が
交互にスイッチングする場合にトランジスタの少数蓄積
キャリアのためにスイッチング動作が遅れ波形歪となっ
て出力されていた。特に第２の入力信号が1MHz以上の周
波数の場合に、前記スイッチング動作の遅延時間が大き
く悪影響を与えて、たとえば周波数変換のために平衡変
調器として動作させる時に第１の入力信号のスペクトラ
ムが出力に大きく出てくる現象となって現われ、不要ス
ペクトラムとして大きな障害となっていた。
力電圧V2がトランジスタ3,4,5,6を飽和させるのに充分
大きい電圧である場合に、波形歪を生じさせるという欠
点を有していた。トランジスタ3,6とトランジスタ4,5が
交互にスイッチングする場合にトランジスタの少数蓄積
キャリアのためにスイッチング動作が遅れ波形歪となっ
て出力されていた。特に第２の入力信号が1MHz以上の周
波数の場合に、前記スイッチング動作の遅延時間が大き
く悪影響を与えて、たとえば周波数変換のために平衡変
調器として動作させる時に第１の入力信号のスペクトラ
ムが出力に大きく出てくる現象となって現われ、不要ス
ペクトラムとして大きな障害となっていた。
本発明はかかる点に鑑みてなされたものであり、簡易な
構成でトランジスタスイッチングによる遅延時間を大幅
に改善し、高周波においても正確な掛算動作が可能なア
ナログの掛算回路を提供しようとするものである。
構成でトランジスタスイッチングによる遅延時間を大幅
に改善し、高周波においても正確な掛算動作が可能なア
ナログの掛算回路を提供しようとするものである。
問題点を解決するための手段 本発明は、上記問題点を解決するために、第２の入力信
号に応じて動作するトランジスタがオフ状態とならない
様にトランジスタのエミッタに定電流源を接続する事に
よって常に最低限の電流が流れる様にしたものである。
また、トランジスタのエミッタに独立に定電流源が動作
するようにトランジスタのエミッタに各１個ずつのダイ
オードを挿入するようにしている。
号に応じて動作するトランジスタがオフ状態とならない
様にトランジスタのエミッタに定電流源を接続する事に
よって常に最低限の電流が流れる様にしたものである。
また、トランジスタのエミッタに独立に定電流源が動作
するようにトランジスタのエミッタに各１個ずつのダイ
オードを挿入するようにしている。
作用 本発明は、上記した構成によって、４つのトランジスタ
（3,4,5,6）にはエミッタに接続された定電流源の電流
と第１の入力信号と第２の入力信号の乗算された電流と
が加算された電流が流れる事となる。そのために第１の
入力信号と第２の入力信号の乗算された電流が０の場合
でもエミッタに接続された定電流源の電流が流れるため
にトランジスタ（3,4,5,6）は常に能動状態となる。す
なわちトランジスタ（3,4,5,6）はスイッチング動作が
速いために高周波まで波形歪のない出力が取り出される
ものである。
（3,4,5,6）にはエミッタに接続された定電流源の電流
と第１の入力信号と第２の入力信号の乗算された電流と
が加算された電流が流れる事となる。そのために第１の
入力信号と第２の入力信号の乗算された電流が０の場合
でもエミッタに接続された定電流源の電流が流れるため
にトランジスタ（3,4,5,6）は常に能動状態となる。す
なわちトランジスタ（3,4,5,6）はスイッチング動作が
速いために高周波まで波形歪のない出力が取り出される
ものである。
実施例 第１図に、本発明の掛算回路の一実施例を示す。第１図
において、第１の入力信号１はトランジスタ7,8のベー
スに入力される。トランジスタ7,8のエミッタはそれぞ
れ定電流源13,14に接続されるとともに抵抗９によって
結合されて差動増幅器の構成となっている。第２の入力
信号２はトランジスタ3,6と4,5のベースに入力される。
トランジスタ３と５のコレクタは結合されて負荷抵抗10
を経由して電源12へ接続される。トランジスタ４と６の
コレクタは結合されて負荷抵抗11を経由して電源12へ接
続される。
において、第１の入力信号１はトランジスタ7,8のベー
スに入力される。トランジスタ7,8のエミッタはそれぞ
れ定電流源13,14に接続されるとともに抵抗９によって
結合されて差動増幅器の構成となっている。第２の入力
信号２はトランジスタ3,6と4,5のベースに入力される。
トランジスタ３と５のコレクタは結合されて負荷抵抗10
を経由して電源12へ接続される。トランジスタ４と６の
コレクタは結合されて負荷抵抗11を経由して電源12へ接
続される。
またトランジスタ3,4,5,6のエミッタはそれぞれ定電流
源15,16,17,18に接続されるとともに、トランジスタ3,4
のエミッタはそれぞれダイオード19,20を経由して前記
差動増幅器のトランジスタ７のコレクタに接続される。
源15,16,17,18に接続されるとともに、トランジスタ3,4
のエミッタはそれぞれダイオード19,20を経由して前記
差動増幅器のトランジスタ７のコレクタに接続される。
また、トランジスタ5,6のエミッタはそれぞれダイオー
ド21,22を経由して前記差動増幅器のトランジスタ８の
コレクタに接続される。
ド21,22を経由して前記差動増幅器のトランジスタ８の
コレクタに接続される。
回路全体の動作を次に説明する。入力信号１はトランジ
スタ7,8で構成された差動増幅器に入力されて、入力信
号１に応じたトランジスタ７及び８のコレクタ電流とし
て上段回路に伝達される。トランジスタ7,8のコレクタ
電流は入力信号２の入力電圧に応じて切り換えられて負
荷抵抗10及び11に流れる。さらにトランジスタ3,4,5,6
の各エミッタには定電流源15,16,17,18（電流値をI2と
する）が接続されているので負荷抵抗10及び11には２倍
のI2が前記乗算信号電流と加算して流れる事となる。
スタ7,8で構成された差動増幅器に入力されて、入力信
号１に応じたトランジスタ７及び８のコレクタ電流とし
て上段回路に伝達される。トランジスタ7,8のコレクタ
電流は入力信号２の入力電圧に応じて切り換えられて負
荷抵抗10及び11に流れる。さらにトランジスタ3,4,5,6
の各エミッタには定電流源15,16,17,18（電流値をI2と
する）が接続されているので負荷抵抗10及び11には２倍
のI2が前記乗算信号電流と加算して流れる事となる。
入力信号２がトランジスタ3,4及び5,6をスイッチングす
るのに充分大きな入力電圧である時には下部の差動増幅
器のトランジスタ7,8のコレクタ電流は完全に切り替え
られるが、トランジスタ3,4,5,6のエミッタに接続され
た定電流源の電流I2は入力信号２によって切り替えられ
ないためにトランジスタ3,4,5,6は常に能動状態で動作
する事となる。そのためにトランジスタ3,4,5,6の入力
信号V2に対する応答は速く波形歪の少ない乗算出力が抵
抗10、11の両端で得られ、出力端子23、24から出力され
る事となる。
るのに充分大きな入力電圧である時には下部の差動増幅
器のトランジスタ7,8のコレクタ電流は完全に切り替え
られるが、トランジスタ3,4,5,6のエミッタに接続され
た定電流源の電流I2は入力信号２によって切り替えられ
ないためにトランジスタ3,4,5,6は常に能動状態で動作
する事となる。そのためにトランジスタ3,4,5,6の入力
信号V2に対する応答は速く波形歪の少ない乗算出力が抵
抗10、11の両端で得られ、出力端子23、24から出力され
る事となる。
発明の効果 以上述べてきたように、本発明によれば、きわめて簡易
な回路構成でアナログ掛算器の高周波動作時の波形歪の
改善をはかる事ができ、実用上きわめて有用である。
な回路構成でアナログ掛算器の高周波動作時の波形歪の
改善をはかる事ができ、実用上きわめて有用である。
第１図は本発明の一実施例における掛算回路の回路図、
第２図は従来例の掛算回路の回路図である。 １……第１の入力信号、２……第２の入力信号、３・４
・５・６・７・８……トランジスタ、９・10・11……抵
抗、12……電圧源、13・14……定電流源（電流値I1）、
15・16・17・18……定電流源（電流値I2）。
第２図は従来例の掛算回路の回路図である。 １……第１の入力信号、２……第２の入力信号、３・４
・５・６・７・８……トランジスタ、９・10・11……抵
抗、12……電圧源、13・14……定電流源（電流値I1）、
15・16・17・18……定電流源（電流値I2）。
Claims (1)
- 【請求項１】第１の入力信号を電流として出力する第１
の電流出力回路と、第１の入力信号を第１の電流出力回
路と出力極性を逆にした電流として出力する第２の電流
出力回路と、第２の入力信号の一端がベースに接続され
た第１と第４のトランジスタと、第２の入力信号の他端
がベースに接続された第２と第３のトランジスタと、電
圧源と、一端が電圧源に接続され他端が第１のトランジ
スタのコレクタと第３のトランジスタのコレクタに接続
された第１の抵抗と、一端が電圧源に接続され他端が第
２のトランジスタのコレクタと第４のトランジスタのコ
レクタに接続された第２の抵抗と、第１・第２・第３・
第４のぞれぞれのエミッタに接続された４つの独立した
電流源と、アノードを第１のトランジスタのエミッタに
接続されカソードを前記第１の電流出力回路の出力端子
に接続された第１のダイオードと、アノードを第２のト
ランジスタのエミッタに接続されカソードを前記第１の
電流出力回路の出力端子に接続された第２のダイオード
と、アノードを第３のトランジスタのエミッタに接続さ
れカソードを前記第２の電流出力回路の出力端子に接続
された第３のダイオードと、アノードを第４のトランジ
スタのエミッタに接続されカソードを前記第２の電流出
力回路の出力端子に接続された第４のダイオードとを備
えた回路で構成され前記第１の入力信号と第２の入力信
号のアナログ掛算出力電圧を前記第１のトランジスタの
コレクタと第４のトランジスタのコレクタから出力する
掛算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19974885A JPH0758865B2 (ja) | 1985-09-10 | 1985-09-10 | 掛算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19974885A JPH0758865B2 (ja) | 1985-09-10 | 1985-09-10 | 掛算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6260305A JPS6260305A (ja) | 1987-03-17 |
| JPH0758865B2 true JPH0758865B2 (ja) | 1995-06-21 |
Family
ID=16412974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19974885A Expired - Lifetime JPH0758865B2 (ja) | 1985-09-10 | 1985-09-10 | 掛算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758865B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4540571B2 (ja) * | 2005-09-01 | 2010-09-08 | 株式会社豊田中央研究所 | 振幅偏移変調器 |
-
1985
- 1985-09-10 JP JP19974885A patent/JPH0758865B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6260305A (ja) | 1987-03-17 |
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