JPH076008A

JPH076008A - 高速プリンタ制御装置

Info

Publication number: JPH076008A
Application number: JP5146557A
Authority: JP
Inventors: Ichiro Kawabata; 一郎川畑
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-06-17
Filing date: 1993-06-17
Publication date: 1995-01-10

Abstract

(57)【要約】【目的】プリンタ装置の各種制御を行う１又は２以上
のプリンタ制御部と、各種の描画処理を行う１又は２以
上の描画処理部とを有する高速プリンタ制御装置に関
し、外部バス線を増加させることなく、ビットマップ・
メモリに対する並列処理を可能とすることにより安価に
簡単な構成によりプリンタ制御の高速化を図ることを目
的としてなされたものである。【構成】前記プリンタ制御部及び描画処理部により各
々独立起動可能な、所定のアドレス範囲が割り当てられ
た複数のビットマップ・メモリと、前記プリンタ制御部
又は描画処理部により前記ビットマップ・メモリに対す
る起動要求があった場合に、指定されたアドレス範囲に
応じて該当するビットマップ・メモリに対し並列に起動
要求を行う並列処理部とを有するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速プリンタ制御装置
に係り、特に、プリンタ装置の各種制御を行う１又は２
以上のプリンタ制御部と、指示により各種の描画処理を
行う１又は２以上の描画処理部とを有する高速プリンタ
制御装置に関する。

【０００２】

【従来の技術】従来、図１１（ｂ）に示すようなプリン
タ制御装置があった。当該プリンタ制御装置には、同図
に示すように、プリンタ制御装置に含まれる各種プロセ
ッサの実行を制御し、当該プリンタ制御装置システムの
作業の流れを統制する（スーパバイザ）コントロールプ
ロセッサ（ＣＴＰ）８と、ホストコンピュータに接続さ
れ、データを解析中間データに置き換えて入力処理部
（フロントエンドプロセッサ；ＦＥＰ）７と、描画処理
の指示を行う描画処理指示部６と、前記描画処理指示部
６の指示に従って、文字コードを中間データに置き換え
る文字展開、または圧縮や拡大等の実際にビットマップ
メモリ９に対し描画処理を行うＲＩＯ(Raster Image Op
eratorまたはGraphic Controler;描画処理部）３と、プ
リンタ出力部（ＰＯＣ）５９とを有する。

【０００３】また、前記描画処理指示部６には前記ＦＥ
Ｐ７の中間データに基づいて文字の展開を行う展開処理
部６₁（ＲＩＰ１）と、描画処理の指示を前記ＲＩＯ３
に対して行う描画指示部（ＲＩＰ２）６₂と、当該両Ｒ
ＩＰにより共用されるＤＰ(Dual Port RAM) ６１とを有
し、前記プリンタ出力部（ＰＯＣ）５９は、主記憶装置
（ＭＳ）５１と、ＲＩＭ(Raster Image Memory) ５２
と、ビットマップ・メモリ９０と、ビットマップ・メモ
リ９０から出力の対象となるイメージデータを読み出
し、１ページ毎にビデオ信号として出力の処理を行うプ
リンタ制御部（ＰＲＣ）２とを有するものである。

【０００４】これらの各機能装置は制御系のＣバス、共
用バスであるＭバス、又はＨバスと接続されている。ま
た、図１２には従来例に係る前記ビットマップ・メモリ
９０を示す。同図に示すように、当該ビットマップ・メ
モリ９０には、データの格納を行うメモリ部９４と、前
記プリンタ制御部２（ＰＲＣ）及び描画処理部３（ＲＩ
Ｏ）からの起動要求が当該ビットマップ・メモリ９０で
競合した場合には、起動要求元の装置に予め設定した優
先順位に従い、低位の装置である描画処理部３（ＲＩ
Ｏ）からの起動要求による処理を中断して高位の装置で
あるプリンタ制御装置２（ＰＲＣ）からの起動要求を優
先させるようにデータ線及びアドレス線の切換を指示す
る調停回路９２と、指定されたアドレス及び起動要求に
応じてメモリ部９４の制御を行うメモリ制御部９３と、
前記調停回路９２による指示に基づいてアドレス線の切
換を行うアドレス線切換部９１と、前記調停回路９２の
指示に基づいて、データ線の切換を行う切換部９５ａ，
ｂとを有するものである。また、メモリ部９４には第１
の領域９４₁と第２の領域９４₂とを有する。

【０００５】続いて、従来例に係るプリンタ制御装置の
動作を説明する。ビットマップ・メモリ９０に対し、プ
リンタ制御部２の転送の制御を行うＤＭＡ制御部から前
記ビットマップ・メモリ９０に対し、第１の領域９４₁
に格納されたデータに対し、基本クロック（この場合に
は２００ｎｓ）の３周期毎に読出の起動をかける。又、
描画処理部３も基本クロックの１周期毎にビットマップ
・メモリ９０の第２の領域９４₂に対し、文字の描画処
理を行うための起動をかける。

【０００６】当該ビットマップ・メモリ９０の前記調停
回路９２は起動が競合しない限りは、前記アドレス線切
換部９１に対し、起動要求元の装置からのアドレス線と
の接続を指示し、かつ起動要求元の装置とのイメージデ
ータ線の接続の切換えを前記切換部９５に対して指示す
る。受信が完了した場合には送信側の起動要求元の装置
に対して肯定応答信号を送出することになる。

【０００７】もし、プリンタ制御部２及び描画処理部３
からの起動が競合した場合には、たとえ、低位の描画処
理部３からの起動により処理が開始されていても、高位
のプリンタ制御部２からの起動要求があると、前記調停
回路９２は、描画処理部３の起動処理を中断させて、プ
リンタ制御装置２の起動要求を優先させて、前記第２の
領域９４₂に格納されている１頁分のイメージデータを
ビデオ信号として出力させる。従って、図１１（ａ）に
示すように、基本クロックの３周期のうち２周期は前記
描画処理部３による前記メモリ部９４での文字の展開処
理が行われ、３周期の内の１周期はプリンタ制御装置２
によるビデオ信号の出力処理が行われることになる。

【０００８】

【発明が解決しようとする課題】以上説明したように、
従来例に係るプリンタ制御装置にあっては、外部のイン
タフェースとの関係で、プリンタ制御部２の優先順位を
描画処理部３の優先順位よりも高めている。そのため、
描画処理部３からの起動要求による処理が既に開始され
ていたとしても、プリンタ制御部２からの起動要求があ
った場合には、強制的に前記描画処理を中断させてビッ
トマップ・メモリ９０からの読出処理を行うので、描画
処理部３による文字展開処理能力が低下してしまい、高
速にプリント制御を行うことができないという問題点を
有していた。

【０００９】一方、プリント制御の高速化を図るには、
前記基本クロックの間隔を短縮化することによっても行
うことができる。しかし、基本クロックの間隔(200ns)
の短縮化は既に限界に達している。その他、キャッシュ
メモリにより高速化を図ることはコストの増大を招き適
当でない。また、外部バス線を増やすことにより前記ビ
ットマップ・メモリの第１の領域及び第２の領域を各々
独立させて別個のビットマップ・メモリで実現するよう
にすることもできる。

【００１０】しかし、この場合には、前記各機能単位
（プリント板）間のバス線や対応する端子が増加し、コ
スト高及び装置が複雑化するという問題点がある。そこ
で、本発明は、外部バス線を増加させることなく、ビッ
トマップ・メモリに対する起動要求が競合した場合に並
列処理を可能とすることによりプリンタ制御の高速化を
図ることを目的としてなされたものである。

【００１１】

【課題を解決するための手段】以上の技術的課題を解決
するため、本発明は図１に示すように、プリンタ装置の
各種制御を行う１又は２以上のプリンタ制御部２０₁〜
２０_mと、各種の描画処理を行う１又は２以上の描画処
理部３０₁〜３０_kとを有するプリンタ制御装置におい
て、所定のアドレス範囲が割り当てられ、前記プリンタ
制御部２０₁〜２０_m及び描画処理部３０₁〜３０_kに
より各々独立起動可能な複数のビットマップ・メモリ１
０₁〜１０_nと、前記プリンタ制御部２０₁〜２０_m又
は描画処理部３０₁〜３０_kによる起動要求が前記ビッ
トマップ・メモリ１０₁〜１０_nにあった場合には、指
定されたアドレス範囲に応じて該当するビットマップ・
メモリ１０₁〜１０_nに対し並列に起動要求を行う並列
処理部４０とを有するものである。

【００１２】ここで、「ビットマップ・メモリ」とは、
１画素単位の書込み及び読出しを可能とした構成となっ
ているメモリをいう。「独立起動可能なビットマップ・
メモリ」とは、いわゆる「バンク」構造を複数のビット
マップ・メモリに対し形成することにより、外部バス線
を新たに設けることなく、内部バスの増加だけで、複数
（この例ではｎ個としている）のビットマップ・メモリ
の制御を可能にしたものである。「所定のアドレス範
囲」とは、各ビットマップ・メモリ１０₁〜１０_nで、
アドレス範囲を重複させることなく、各メモリ容量に応
じて設定したアドレス範囲をいう。「描画処理」とは、
例えば、ＲＩＯの機能（ベクトル機能；ＶＧ(vctor gen
erater) 、矩形変換機能(mover) ）、アウトライン機能
（文字の展開処理、文字の縮小・拡大）、スケーリング
機能（イメージ画像の拡大縮小）、や圧縮・復元機能を
いう。尚、前記ビットマップ・メモリの個数ｎ個と、プ
リンタ制御装置の個数ｍ個、及び描画処理部の個数ｋ個
は任意に定めることができる。

【００１３】また、図２に示す実施態様によると、前記
各ビットマップ・メモリには、アドレス線選択部１０１
_iと、メモリ制御部１０６_iと、実際にデータが格納さ
れるメモリ部１０４_iと、データ線選択部１０５_iとを
有する。また、前記メモリ制御部１０６_iには、並列処
理部４０からの起動要求がビットマップ・メモリ１０_i
で競合した場合には、起動要求元の装置に予め設定した
優先順位に従い、低位の装置からの起動を中断して高位
の装置からの起動要求を優先させるようにデータ線及び
アドレス線の選択を指示する調停回路１０２_iと、指定
されたアドレス及び要求内容に応じて前記メモリ部１０
４_iの制御を行うコントロール部１０３_iとを有する。

【００１４】さらに、図３に示す実施態様によると、前
記並列処理部４０には、各プリンタ制御装置２０₁〜２
０_m及び各描画処理装置３０₁〜３０_kからの起動要求
があった場合に、指定されたアドレスに基づいて該当す
るビットマップ・メモリに対する起動要求を分配する起
動要求分配部４１を有するものである。また、他の実施
態様として、前記各ビットマップ・メモリを挿抜可能に
した複数の挿抜可能メモリ１９₁〜１９_nを設け、当該
挿抜可能メモリ１９₁〜１９_nの挿抜状態を管理する挿
抜管理部１８を設けて、挿抜状態に応じた機器構成に従
って、前記プリンタ制御装置２０₁〜２０_m、及び描画
処理部３０₁〜３０_kに対しその構成の変更を指示する
ものである。

【００１５】

【作用】前記プリンタ制御部２又は描画処理部３からの
ビットマップ・メモリ１０₁〜１０_nに対する起動要求
が、アドレスの指定とともにされると、前記並列処理部
４０は、指定されたアドレス範囲に応じて該当するビッ
トマップ・メモリ１０₁〜１０_nに対し起動要求を行
い、指定された起動先のビットマップ・メモリ１０ ₁〜
１０_nで、各起動に対する処理が並列して行われること
になる。一方、同一のビットマップ・メモリ１０₁〜１
０_nに対する異なる装置からの複数の起動要求が競合す
ると、例えば、図２の実施態様に記載されている各ビッ
トマップ・メモリの調停回路１０２_iにより、起動要求
元の装置に設定された優先順位に従い、高位の起動要求
元の装置の起動要求を優先させる。

【００１６】通常、ビデオ信号の出力処理が優先される
のでプリンタ制御部２の優先度を描画処理部２の優先度
より高位に設定する。また、前述した図４に示す実施態
様によると、前記ビットマップ・メモリを挿抜可能に設
け、例えば、低速機の場合には、前記挿抜可能メモリを
１個で済まし、中速機の場合には、２個で済まし、高速
機の場合には、３個設けることにより対応する。これに
より、最適な機器構成規模で、処理を行うことができる
ので、効率の良い処理を行うことができる。

【００１７】

【実施例】続いて、本発明の実施例について説明する。
図５〜図７に第一の実施例を示す。図５には、本実施例
に係るプリンタ制御装置を示す。同図に示すように、本
例に係るプリンタ制御装置にあっては、コントロールプ
ロセッサ（ＣＴＰ）８と、通信制御プロセッサ（フロン
トエンドプロセッサ；ＦＥＰ）７と、描画処理指示部６
と、描画処理部（ＲＩＰ ;Raster Image Processerまた
はGraphic Controler)３と、プリンタ出力部（ＰＯＣ）
５とを有する。尚、同図中、既に図１１で使用されてい
る符号と同一の符号が付されているものは、同一の装置
であることを示す。

【００１８】また、前記プリンタ出力部（ＰＯＣ）５
は、主記憶装置（ＭＳ）５１と、ＲＩＭ(Raster Image
Memory) ５２と、所定のアドレス範囲が割り当てられ、
プリンタ制御部２及び描画処理部３により各々独立起動
可能な複数のビットマップ・メモリ１₁，１₂と、プリ
ンタ制御部２又は前記描画処理部３により前記ビットマ
ップ・メモリ１₁，１₂に対する起動要求があった場合
には、指定されたアドレス範囲に応じて該当するビット
マップ・メモリ１₁，１₂に対し並列に起動要求を行う
並列処理部４と、ビットマップ・メモリ１₁，１₂から
出力の対象となるイメージデータを読み出し、１ページ
毎にビデオ信号として出力の処理を行うプリンタ制御部
（ＰＲＣ）２とを有するものである。

【００１９】この並列処理部４の存在により前記ビット
マップ・メモリ１₁，１₂は前記プリンタ制御部２及び
描画処理部３から各々独立起動可能であるが、これによ
り外部バス線を新たに設ける必要はなく、内部バス線の
増加で足りる。これはビットマップ・メモリにいわゆる
バンク構造を導入したことに相当する。

【００２０】図６には、第一の実施例に係るビットマッ
プ・メモリ１₁，１₂及び並列処理部４を示す。同図に
示すように、各ビットマップ・メモリ１₁，１₂には各
々データの格納を行うＤＲＡＭ（ダイナミックＲＡＭ）
からなるメモリ部１４₁，１４₂と、前記並列処理部４
からの起動要求PRCREQ又はRIOREQ信号がビットマップ・
メモリ１ ₁，１₂で競合した場合には、起動要求元の装
置に予め設定した優先順位に従い、低位の装置からの起
動を中断して高位の装置からの起動要求を優先させるよ
うにデータ線及びアドレス線の切換を指示することによ
りビットマップ・メモリ1₁とビットマップ・メモリ1₂と
の間の調停を行う調停回路１２₁，１２₂と、指定され
たアドレス及び要求内容に応じてメモリ部１４₁，１４
₂の制御を行うメモリ制御部（ＤＲＡＭＣ）１３₁，１
３₂と、前記調停回路１２₁，１２₂からのSL信号に基
づいて、Image Address バス線とPRC Address バス線を
切り換えることによりアドレスの選択を行うアドレス線
選択部であるマルチプレクサ１１₁，１１₂と、前記調
停回路１２₁，１２₂による指示，rioenb信号又はprce
nb信号に基づいて、データ線の切換を行う切換部である
ドライバ及びレシーバ１５ａ₁，１５ｂ₁，１５ａ₂，
１５ｂ₂とを有する。

【００２１】図中、“DV/RV1”はRIO からビットマップ
・メモリ１₁アクセス時にイネーブルとなり、“DV/RV
2”はPRC からビットマップ・メモリ１₁アクセス時に
イネーブルとなり、“DV/RV3”はRIO からビットマップ
・メモリ１₂アクセス時にイネーブルとなり、“DV/RV
4”はPRC からビットマップ・メモリ１₂のアクセス時
にイネーブルとなる。本実施例にあっては、内部バスが
２本設けられていて、当該各ビットマップ・メモリ
１₁，１₂と接続されている。

【００２２】さらに、前記並列処理部４は図６に示すよ
うに、前記プリンタ制御部２及び描画処理部３からの起
動要求信号であるPRC-REQ 又は RIO-REQ 及びアドレス
信号であるPRC Address 又はRIO Address(Image Addres
s)信号に基づいてビットマップ・メモリ１₁，１₂への
起動要求信号を生成する２個の起動要求分配部４₁，４
₂を有する。尚、当該並列処理部４の前記起動要求分配
部は、プリンタ制御部又は描画処理部の両者の個数に相
当する個数、この場合は２個設けられる。各起動要求分
配部４₁，４₂には、起動要求の際に指定されたアドレ
スであるImage バスとPRC バスのアドレス信号を解読す
るデコーダ４ａ₁，４ａ₂と、当該デコーダ４ａ₁，４
ａ₂からの解読信号に基づいて、該当するビットマップ
・メモリに対し起動要求信号を送出する選択回路４
ｂ₁，４ｂ₂とを有する。

【００２３】尚、図６で、“Image Address ”はImage
バス・インタフェースのアドレスバス信号であり、“Im
age Data”はImage バス・インタフェースのデータバス
信号であり、“PRC Address ”はPRC バスインタフェー
スのアドレスバス信号であり、“PRC Data”は、PRC バ
スインタフェースのデータバス信号であり、“SL”はビ
ットマップ／メモリのアクセス権がRIO であるかPRC で
あるかのどちらかであることを表す。“RIO-REQ ”はIm
age バスのバスマスタであるRIO からのビットマップ・
メモリのアクセス要求信号であり、“RIO-REQ1/2”はIm
age バスのバスマスタであるRIO からのビットマップ・
メモリ１₁又はビットマップ・メモリ１ ₂へのアクセス
要求信号であり、“RIO-ACK 1/2 ”はRIO-REQ1/2のビッ
トマップ・メモリアクセス要求に対する応答信号であ
り、“PRC-REQ ”はImage バスのバスマスタであるPRC
からのビットマップ・メモリに対するアクセス要求信号
であり、“PRC-REQ1/2 ”はImage バスのバスマスタで
あるPRC からのビットマップ・メモリ１₁及びビットマ
ップ・メモリ１₂のアクセス要求信号であり、“PRC-AC
K1/2”はPRC-REQ1/2のビットマップ・メモリアクセス要
求信号に対する応答信号であり、“rio-enb1/2”はDV/R
V1、DV/RV3のイネーブル信号(RIOのビットマップ・メモ
リアクセス時) 、“prc-enb1/2”はDV/RV2、DV/RV4のイ
ネーブル信号(PRCのビットマップ・メモリアクセス時)
、“cnt ”はビットマップ・メモリ１₁及びビットマッ
プ・メモリ１₂に対するコントロール信号（RAS/CAS/W
E) であり、“adr ”はビットマップ・メモリ１₁及び
ビットマップ・メモリ１₂に対するアドレスバス信号で
ある。

【００２４】続いて、本実施例に係るプリンタ制御装置
の動作について説明する。前記プリンタ制御部(PRC) ２
又は描画処理部(RIO) ３からのビットマップ・メモリ(B
MM) １₁，１₂に対する起動要求RIO-REQ 又はPRC-REQ
信号が、アドレスImage Address 又はPRC Address の指
定とともにされると、前記並列処理部４の各起動要求分
配部４₁，４₂は、指定されたアドレス範囲に応じて該
当するビットマップ・メモリ１₁，１₂に対し，起動要
求RIO-REQ1/2又はPRCX-REQ1/2 を送出する。

【００２５】指定された起動先のビットマップ・メモリ
１₁，１₂に対する起動要求が競合しない限りにおい
て、各ビットマップ・メモリ１₁，１₂の起動に対する
処理が並列して行われることになる。一方、同一のビッ
トマップ・メモリ１₁，１₂に対する異なる装置からの
複数の起動要求が競合すると、各ビットマップ・メモリ
１₁，１₂の調停回路１２₁，１２₂により、起動要求
元の装置に設定された優先順位に従って、高位の装置か
らの起動要求を優先させる。

【００２６】本実施例では、プリンタ制御部２に描画処
理部３より高位の優先順位を設定しているので、競合し
た場合には、プリンタ制御部２からの起動要求が優先的
に採用され、ビットマップ・メモリに対する起動要求が
なされ、該当する処理がなされることになる。従って、
プリンタ制御部２からの起動要求は、３周期毎に１回の
割合であるため、図７に示すように、３周期に１回の割
合で、プリンタ制御部２によるビットマップ・メモリ１
₁，１₂からの読出処理が行われる。その際、従来と異
なり、本実施例では、プリンタ制御部２からの起動処理
が行われている間でも、前記描画処理部３による処理が
並列して行われるため、描画処理の起動要求に対する処
理がプリンタ制御部の影響をうけることなく２００ｎｓ
サイクルで連続に描画処理が行なわれるため、性能が向
上することになる。

【００２７】続いて、第二の実施例について説明する。
本例では、図８に示すように、第一の実施例と異なり、
前記ビットマップ・メモリ１₁，１₂（但しメモリ部１
４₁，１４₂は除く）が各々別々のＬＳＩ１００₁，１
００₂に設けられ、さらに、当該ＬＳＩ１００₁，１０
０₂は、挿抜可能に設けられている。

【００２８】また、前記コントロール・プロセッサ８に
は、前記ＬＳＩ１００₁，１００₂の挿抜を認識し、Ｌ
ＳＩ１００₁，１００₂の挿抜に対応した機器構成に従
って、前記プリンタ制御装置２、及び描画処理部３に対
しその機器構成の変更を指示する挿抜管理部１８が設け
られている。本例にあっては、ビットマップ・メモリ等
をカスケード接続することにより、低速機〜高速機まで
対応することができる。即ち、低速機の場合には、ＬＳ
Ｉを１個で済まし、中速機の場合には、２個設け、高速
機の場合にはＬＳＩを３個設けることにより対応する。
これにより、最適な機器構成規模で、処理を行うことが
できるので、効率の良い処理を行うことができる。即
ち、容量が低くても足りる低速処理等を行う場合には、
大容量をもつビットマップ・メモリは、却ってその効率
化に妨げとなるので、不必要なメモリ領域を削除するこ
とにより、処理の効率化を図ることができる。

【００２９】図９には、前記ビットマップ・メモリ
１₁，１₂及び並列処理部４を示す。同図に示すよう
に、前記ビットマップ・メモリ１₁，１₂は各々ＬＳＩ
に設けられている。尚、ビットマップ・メモリの個数を
増加させる場合には、前記起動要求分配部の個数は増加
することはないが、前記並列処理部４の各起動要求分配
部が分配すべきビットマップ・メモリが増加するので、
その分、各起動要求分配部に設けられた信号線の個数が
増加することになる。

【００３０】また、前記プリンタ制御部又は描画処理部
の個数を増加させる場合には、起動要求分配部の個数
が、当該プリンタ制御部及び描画処理部の個数分必要と
なり、増加する。しかし、各起動要求分配部に設けられ
る信号線の個数は増加することはない。従って、ビット
マップ・メモリの個数、並びに、プリンタ制御部若しく
は描画処理部の個数が増加する場合には、前記起動要求
分配部の個数及び各起動要求分配部の信号線の個数の両
方が増加することになる。

【００３１】さらに、他の実施例を図１０に示す。この
実施例では、第二の実施例と異なり、プリンタ出力部５
５のビットマップ・メモリ１₁及びビットマップ・メモ
リ１ ₂、並列処理部４及びプリンタ制御部２までも１枚
のプリント板１１０にしたものである。これにより、現
状のImage バスインタフェースをそのままで、描画処理
部（例えば、RIO 等）による文字の展開処理の向上を図
ることができる。このように、本例にあっては、現状の
イメージバスインタフェースへの影響がないため、従来
の資産を変更することなく、最大限に活用することがで
きる。また、バックパネルへの影響がない。

【００３２】

【発明の効果】以上説明したように、本発明にあって
は、描画処理部によるビットマップ・メモリへの文字、
図形等の展開処理と、プリンタ制御部によるビットマッ
プ・メモリの読出処理とを前記並列処理部を設けること
により、並列に処理を可能にし、並列処理を行うことに
より文字、図形等の展開性能を向上させている。さら
に、本発明によりプリンタ制御部のビットマップ・メモ
リの読出に影響されずに描画処理部（イメージバスマス
タ）がビットマップ・メモリへのアクセスが行えるた
め、イメージバスマスタの性能を十分に発揮することが
できる。また、既存の技術を利用することが可能なた
め、低コストで実現することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図

【図２】本発明の実施態様に係るビットマップ・メモリ
を示すブロック図

【図３】本発明の実施態様に係る並列処理部を示すブロ
ック図

【図４】本発明の実施態様を示すブロック図

【図５】第一の実施例に係るプリンタ制御装置を示すブ
ロック図

【図６】第一の実施例に係るビットマップ・メモリを示
すブロック図

【図７】第一の実施例に係る動作を示す図

【図８】第二の実施例に係るプリンタ制御装置を示すブ
ロック図

【図９】第二の実施例に係るビットマップ・メモリを示
すブロック図

【図１０】他の実施例に係る全体ブロック図

【図１１】従来例に係る動作及びプリンタ制御装置を示
すブロック図

【図１２】従来例に係るビットマップ・メモリを示すブ
ロック図

【符号の説明】

１０₁〜１０_n，１₁，１₂ ビットマップ・メモリ２０₁〜２０_m，２プリンタ制御部３０₁〜３０_k，３描画処理部４０，４並列処理部１０１_i（１１₁，１１₂）アドレス線選択部（マル
チプレクサ）１０２_i，１２₁，１２₂ 調停回路１０３_i，１３₁，１３₂ コントロール部１０４_i，１４₁，１４₂ メモリ部１０５_i（１５₁，１５₂）データ線選択部（ドライ
バ、レシーバ）

Claims

【特許請求の範囲】

【請求項１】プリンタ装置の各種制御を行う１又は２
以上のプリンタ制御部（２０₁〜２０_m）と、各種の描
画処理を行う１又は２以上の描画処理部（３０₁〜３０
_k）とを有するプリンタ制御装置において、所定のアドレス範囲が割り当てられ、前記プリンタ制御
部（２０₁〜２０_m）及び描画処理部（３０₁〜３
０_k）により各々独立起動可能な複数のビットマップ・
メモリ（１０₁〜１０_n）と、前記プリンタ制御部（２０₁〜２０_m）又は描画処理部
（３０₁〜３０_k）による起動要求が前記ビットマップ
・メモリ（１０₁〜１０_n）にあった場合には、指定さ
れたアドレス範囲に応じて該当するビットマップ・メモ
リ（１０₁〜１０_n）に対し並列に起動要求を行う並列
処理部（４０）とを有することを特徴とする高速プリン
タ制御装置。
【請求項２】前記各ビットマップ・メモリ（１０_i；
ｉ＝１…n ）は、データの格納を行うメモリ部（１０４_i）と、前記並列処理部（４０_i）からの起動要求が当該ビット
マップ・メモリ（１０）で競合した場合には、起動要求
元の装置に予め設定した優先順位に従い、低位の装置か
らの起動要求による処理を中断して高位の装置からの起
動要求を優先させるようにデータ線及びアドレス線の選
択を指示する調停回路（１０２_i）と、指定されたアドレス及び要求内容に応じて前記メモリ部
（１０４_i）の制御を行うコントロール部（１０３_i）
と、前記調停回路（１０２_i）による指示に基づいて、アド
レス線の選択を行うアドレス線選択部（１０１_i）と、前記調停回路（１０２_i）による指示に基づいて、デー
タ線の選択を行うデータ線選択部（１０５_i）とを有す
ることを特徴とする請求項１記載の高速プリンタ制御装
置。
【請求項３】前記並列処理部（４０_i）は、前記プリ
ンタ制御部（２０₁〜２０_m）又は描画処理部（３０₁
〜３０_k）からの起動要求があった場合に、当該起動要
求及び指定されたアドレスに基づいて該当するビットマ
ップ・メモリ（１０₁〜１０_n）に対する起動要求を分
配する起動要求分配部（４１₁〜４１ _m+K）を前記プリ
ンタ制御部及び描画処理部に対応して設けたことを特徴
とする請求項１記載の高速プリンタ制御装置。
【請求項４】プリンタ装置の各種制御を行う１又は２
以上のプリンタ制御部（２０₁〜２０_m）と、各種の描
画処理を行う１又は２以上の描画処理部（３０₁〜３０
_k）とを有するプリンタ制御装置において、所定のアドレス範囲が割り当てられ、前記プリンタ制御
部（２０₁〜２０_m）及び描画処理部（３０₁〜３
０_k）により各々独立起動可能な複数のビットマップ・
メモリであって、挿抜可能な複数の挿抜可能メモリ（１
９₁〜１９_n）と、前記プリンタ制御部（２０₁〜２０_m）又は描画処理部
（３０₁〜３０_k）により前記挿抜可能メモリ（１９₁
〜１９_n）に対する起動要求があった場合には、指定さ
れたアドレス範囲に応じて該当する挿抜可能メモリ（１
９₁〜１９_n）に対し並列に起動要求を行う並列処理部
（４０）と、前記挿抜可能メモリ（１９₁〜１９_n）の挿抜を認識
し、挿抜可能メモリ（１９₁〜１９_n）の挿抜に対応し
た機器構成に従って、前記プリンタ制御装置（２０₁〜
２０_m）、描画処理部（３０₁〜３０_k）に対しその機
器構成に応じた指示を行う挿抜管理部（１８）とを設け
たことを特徴とする請求項１、請求項２または請求項３
記載の高速プリンタ制御装置。