JPS62298837A - マイクロプログラムｉｐｌ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［概　要］ 装置等を制御するためのマイクロプログラムを格納する
ランダムアクセスメモリ　（以下ＲＡＭという）におい
ては通常メモリＪ＼のデータの書き込みに用いるデータ
バスの幅（ビット数）よりマイクロ命令の長さく１ステ
ップの長さ）の方がはるかに長い。そのため、従来、Ｒ
ＡＭにマイクロプログラムを書き込むためのマイクロ命
令の長さと同じ長さの専用のレジスタを設け、これによ
ってマイクロプログラムのＩＰＬを行なっていた。しか
し、これはマイクロプログラムのＩＰＬ時しか使うこと
のないレジスタが存在することによって装置の小形化が
阻害されているという問題点を有していた。本発明はこ
のような従来の問題点を解決するため命令読み出しレジ
スタにマイクロ命令を格納してこれをＲＡＭに並列的に
書き込むことにより、従来のようなマイクロプログラム
のＩＰＬ専用の大量のレジスタを必要としないため、装
置構成の小形化を図ることのできるマイクロプログラム
のＩＰＬ方式を有するプロセッサの構成について開示し
ている。

［産業上の利用分野］ 本発明はＲＡＭに格納したマイクロプログラムを読み出
して実行することにより動作するプロセッサの構成に関
するもので、特に、ＲＡＭにマイクロプログラムをＩＰ
Ｌするための専用のレジスタを必要とせずプロセッサを
簡潔で小形に構成することのできるマイクロプログラム
ＩＰＬ方式に係る。

［従来の技術］ 第３図は従来のＲＡＭをマイクロプログラムの格納用に
用いたプロセッサの構成を示す図であって、５０．〜５
０ｎはそれぞれＲＡＭ、５１１〜５１ｎは書き込みレジ
スタ、５２＋−５２ｎは読み出しレジスタ、５３は命令
読み出しレジスタ、５４はデータバスを表している。

第３図において、ＲＡＭ５１１〜５１ｎに貯えられてい
るマイクロプログラムは１命令ごとに命令レジスタ５３
に読み出されて実行される。

該マイクロプログラムはシステム立ち上げ時や電源投入
時、あるいは障害などに伴うシステムリセット後の再立
ち上げ時等を契機として、外部記憶やポストプロセッサ
から転送されたものがイニシャルプログラムロード（Ｉ
ＰＬ）としてＲＡＭに書き込まれる。

マイクロプログラムを構成する各マイクロ命令の命令長
は、通常、データバス５４のデータ幅に比し、かなり大
である。（例えば命令長が７２ビット、データバスの幅
が１６ビット等の例がある。）そのため、従来マイクロ
プログラムをＲＡＭに格納（ＩＰＬ）するときには、１
マイクロ命令を何回かに分けてデータバス５４によって
転送し、これを書き込みレジスタ５１１〜５１ｎにそれ
ぞれ格納して対応するＲ、ＡＭに書き込んでいた。

また、これらを読み出すためにはレジスタ５゛　　二３
− ２、〜５２ｎを用いて行なっていた。

［発明が解決しようとする問題点］ 上述したように従来のＲＡＭにおいては、初期設定時に
マイクロプログラムをｉＰＬするために用いる多量のレ
ジスタを設けなければならなかった。これらのレジスタ
は、ＲＡＭからマイクロ命令を実行するため読み出す通
常の動作系とは別個に設けられるものであって、ＩＰＬ
時のみに用いられるものでありながら、その量も多く、
装置の小形化を阻んでいるという問題点があった。

本発明はこのような従来の問題点に鑑み、マイクロプロ
グラムのＩＰＬ専用のレジスタを設ける必要がなく、そ
のため、プロセッサを小形に構成することが可能なマイ
クロプログラムのＩＰＬ方式を提供することを目的とし
ている。

［問題点を解決するための手段］ 本発明によれば上述の目的は前記特許請求の°　　二４
− 範囲に記載のとおり、マイクロプログラムを格納する　
ランダムアクセスメモリを有するプロセッサにおいて、
命令の実行時該ランダムアクセスメモリから読み出した
１ステップのマイクロ命令を保持するレジスタに、バス
上のデータを１ビットまたは複数ビットずつ該レジスタ
の一方の端部から格納する回路と、該レジスタの各ビッ
トの値をそれぞれのビットの一方に隣接するビットに転
送する回路と、該レジスタの全ビットの内容を並列的に
メモリに書き込む回路とを設け、マイクロプログラムの
ＩＰＬに際して、該レジスタにマイクロ命令を分割して
入力データとして与えることにより格納してこれをラン
ダムアクセスメモリに並列的に書き込むことを特徴とす
るマイクロプログラムＩＰＬ方式により達成される。

［実　施　例］ 第１図は本発明゛の　１実施例のブロック図であって、
１はバス（ＢＵＳ）、２１〜２．は書き込み用バッファ
、３はＲＡＭ、４１〜４．はレジスタを構成するフリッ
プフロップ（ＦＦ）、５１〜５８はシフト用のトライス
テートバッファ、６はＲＡＭのｉ　／　ｏバスを表して
いる。

第２図は本実施例の動作を示すタイムチャートである。

以下、第１図および第２図によって本発明におけるマイ
クロプログラムのＩＰＬに係る動作について説明する。

■バス１に乗せられた４ピツＩ・のデータ　（マイクロ
命令の一部）は書き込み用バッファ２１〜２、を経由し
て、レジスタ（ＰＬＲ）を構成するフリップフロップ４
Ｉ〜４４にＷＥ　　ＣＬＫ信号のタイミングで書き込ま
れる。

■＊　ＳＨＩ　ＦＴ倍信号“Ｌ”にして回路動作をシフ
トモードにする。このときＲＡＭのｉ　／　。

バス６に係る回路はトライステートバッファ５、〜５６
のみがイネーブル状態になっている。

■シフト動作を４回繰り返してフリップフロラ７４＋〜
４．のデータをフリップフロップ４４〜４７に移動する
。

■上記■〜■の動作を繰り返すことによりデータを順次
、各フリップフロップに格納する。

■最終データをフリップフロップ４．〜４４に書き込ん
だとき、レジスタへのデータの格納が終了する。

■このときＲＡＭ３に対して＊ＷＥ信号を発出してレジ
スタに格納されている一命令分のデータをＲＡＭ３に書
き込む。

■上記■〜■の動作をマイクロプログラムの全命令をＲ
ＡＭ３に格納し終えるまで繰り返すことによりＩＰＬが
行なわれる。

本実施例においてはバス上のデータを４ビットずつフリ
ップフロップ４１〜４．に格納する場合について述べて
いるが、マイクロ命令を直列データとして　１ビットず
つフリップフロップ４Ｉに格納しこれを順次シフトして
レジスタに格納する方式を採ることも可能である。

゛　　ニア− ［発明の効果１ 以上説明したように本発明の方式によれば、特に専用の
レジスタを設けることなくＲＡＭにマイクロプログラム
を格納できるので、プロセッサ構成のハードウェア量を
減少せしめ得る利点がある。

本発明によりレジスタを構成するフリップフロップに付
加されるトライステートバッファは該フリップフロップ
と共に容易にＩＣ化し得るものであり、上述のハードウ
ェア量減少の効果を阻害することはない。また、付加し
たトライステートバッファ回路が通常のマイクロ命令実
行動作の速度等に影響を与えることはない。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図は実施
例の動作を示すタイムチャート、第３図は従来のＲＡＭ
をマイクロプログラムの格納用に用いたプロセッサの構
成を示す図である。 １・・・・・・バス、２．〜２４・・・・・・書き込み
用バラ゛　　二８− ファ、３・・・・・・ＲＡＭ、４□〜４６・・・・・・
フリップフロップ、５．〜５Ｉｌ・旧・・トライステー
トバッファ、６・・・・・・ｉ１０バス 悴３　面 ＝２１５−

Claims (1)

【特許請求の範囲】
1. マイクロプログラムを格納するランダムアクセスメモリ
   を有するプロセッサにおいて、命令の実行時該ランダム
   アクセスメモリから読み出した１ステップのマイクロ命
   令を保持するレジスタに、バス上のデータを１ビットま
   たは複数ビットずつ該レジスタの一方の端部から格納す
   る回路と、該レジスタの各ビットの値をそれぞれのビッ
   トの一方に隣接するビットに転送する回路と、該レジス
   タの全ビットの内容を並列的にメモリに書き込む回路と
   を設け、マイクロプログラムのＩＰＬに際して、該レジ
   スタにマイクロ命令を分割して入力データとして与える
   ことにより格納してこれをランダムアクセスメモリに並
   列的に書き込むことを特徴とするマイクロプログラムＩ
   ＰＬ方式。