JPH0760860B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0760860B2 JPH0760860B2 JP61152934A JP15293486A JPH0760860B2 JP H0760860 B2 JPH0760860 B2 JP H0760860B2 JP 61152934 A JP61152934 A JP 61152934A JP 15293486 A JP15293486 A JP 15293486A JP H0760860 B2 JPH0760860 B2 JP H0760860B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- diffusion layer
- semiconductor device
- level
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明はMOSFET等の半導体装置において、 電極材やパツケージ材等から放射されるα線が半導体装
置に侵入することによって発生する電荷の捕獲量が多
く、誤動作を生じる問題点を解決するため、 １つのトランジスタを構成する拡散層部分を複数個に分
割し拡散層１個宛の上記電荷の捕獲量を少なくすること
により、 α線が侵入しても誤動作を未然に防止するようにしたも
のである。
置に侵入することによって発生する電荷の捕獲量が多
く、誤動作を生じる問題点を解決するため、 １つのトランジスタを構成する拡散層部分を複数個に分
割し拡散層１個宛の上記電荷の捕獲量を少なくすること
により、 α線が侵入しても誤動作を未然に防止するようにしたも
のである。
本発明は半導体装置、特に、MOSFET等の半導体装置に関
する。MOSFETを例えばＤ−RAM（ダイナミツクRAM）のセ
ンスアンプとして用いた場合、前記電荷の捕獲量が多い
と誤動作を生じる。そこで、電荷の捕獲量が少なく、常
に正常動作を行ない得る半導体装置が必要とされる。
する。MOSFETを例えばＤ−RAM（ダイナミツクRAM）のセ
ンスアンプとして用いた場合、前記電荷の捕獲量が多い
と誤動作を生じる。そこで、電荷の捕獲量が少なく、常
に正常動作を行ない得る半導体装置が必要とされる。
〔従来の技術〕 第４図（Ａ），（Ｂ）は夫々従来の半導体装置の一例の
平面図及びそのＢ−Ｂ線に沿った断面図を示す。同図
中、１はゲート電極、２は拡散層（ドレイン電極及びソ
ース電極を構成する）、３は酸化膜、４は基板、５は空
乏層である。
平面図及びそのＢ−Ｂ線に沿った断面図を示す。同図
中、１はゲート電極、２は拡散層（ドレイン電極及びソ
ース電極を構成する）、３は酸化膜、４は基板、５は空
乏層である。
ここで、基板４及び拡散層２が夫々異なる電位であると
空乏層５が形成されここにα線が侵入すると正孔及び電
子を生じる。ところで、一般に、半導体装置を構成する
電極材，配線材，絶覆材，被膜材，パッケージ材，封止
材等からはα線が放射されるが、第４図（Ｂ）に示すよ
うにこのα線６が半導体チップに侵入すると空乏層５内
で発生した正孔は電界に沿って基板に放出される一方、
空乏層５内で発生した電子は拡散層２へ引かれる。この
電荷の拡散層２への捕獲により拡散層２の電位は降下
し、この場合α線６が空乏層５を通過する距離l1が長い
程捕獲電荷量が多くなって拡散層２の電位降下が大きく
なる。
空乏層５が形成されここにα線が侵入すると正孔及び電
子を生じる。ところで、一般に、半導体装置を構成する
電極材，配線材，絶覆材，被膜材，パッケージ材，封止
材等からはα線が放射されるが、第４図（Ｂ）に示すよ
うにこのα線６が半導体チップに侵入すると空乏層５内
で発生した正孔は電界に沿って基板に放出される一方、
空乏層５内で発生した電子は拡散層２へ引かれる。この
電荷の拡散層２への捕獲により拡散層２の電位は降下
し、この場合α線６が空乏層５を通過する距離l1が長い
程捕獲電荷量が多くなって拡散層２の電位降下が大きく
なる。
第５図（Ａ），（Ｂ）は第４図に示す従来の半導体装置
をＤ−RAMのセンスアンプに適用した場合の回路図及び
その平面図を示す。同図中、71,72,73はセンスアンプ
で、例えばセンスアンプ71はＮチャンネルトランジスタ
8a,8b及びＰチャンネルトランジスタ8c,8dにて構成され
ている。91,92,93はセルアレイで、トランジスタ10及び
コンデンサ11にて構成されている。ここで、通常状態に
ある場合の従来の回路例（第５図）の動作を説明する。
第３図に示す如く、ワード線WLからの制御信号によりセ
ルアレイ91のトランジスタ10が時刻t1でオンとなりコン
デンサ11に蓄えられていた情報がビット線BLに現われ
る。第３図は、コンデンサ11に高レベルの電荷が蓄えら
れていた例であり、ビット線BLのレベルが上がってい
る。次に、制御線PSA,NSAからの制御信号によってセン
サアンプ71が時刻t2でセンス動作を開始し、ビット線BL
及び のレベルは増幅されて夫々Ｈレベル及びＬレベルの情報
が出力される。
をＤ−RAMのセンスアンプに適用した場合の回路図及び
その平面図を示す。同図中、71,72,73はセンスアンプ
で、例えばセンスアンプ71はＮチャンネルトランジスタ
8a,8b及びＰチャンネルトランジスタ8c,8dにて構成され
ている。91,92,93はセルアレイで、トランジスタ10及び
コンデンサ11にて構成されている。ここで、通常状態に
ある場合の従来の回路例（第５図）の動作を説明する。
第３図に示す如く、ワード線WLからの制御信号によりセ
ルアレイ91のトランジスタ10が時刻t1でオンとなりコン
デンサ11に蓄えられていた情報がビット線BLに現われ
る。第３図は、コンデンサ11に高レベルの電荷が蓄えら
れていた例であり、ビット線BLのレベルが上がってい
る。次に、制御線PSA,NSAからの制御信号によってセン
サアンプ71が時刻t2でセンス動作を開始し、ビット線BL
及び のレベルは増幅されて夫々Ｈレベル及びＬレベルの情報
が出力される。
次にα線が侵入して誤動作を生じる場合の第５図の動作
を説明する。α線が例えばドレイン電極の拡散層２に時
刻t1からt3の間に侵入すると前述のように電子が捕獲さ
れ拡散層２の電位降下がおこる。そして、第６図に示す
如く、制御線PSA,NSAからの制御信号を供給する以前に
時刻t3からビット線BL及び の出力レベルは正常時とは逆のレベルとなり、本来のレ
ベルとは逆のレベルの情報が出力される問題点があっ
た。これは、α線によって発生した電子の捕獲量が少な
い場合は特に問題ないが、その電子の量が多い場合は、
上記の如き誤動作を生じる。
を説明する。α線が例えばドレイン電極の拡散層２に時
刻t1からt3の間に侵入すると前述のように電子が捕獲さ
れ拡散層２の電位降下がおこる。そして、第６図に示す
如く、制御線PSA,NSAからの制御信号を供給する以前に
時刻t3からビット線BL及び の出力レベルは正常時とは逆のレベルとなり、本来のレ
ベルとは逆のレベルの情報が出力される問題点があっ
た。これは、α線によって発生した電子の捕獲量が少な
い場合は特に問題ないが、その電子の量が多い場合は、
上記の如き誤動作を生じる。
本発明になる半導体装置は、第１図に示す如く、α線６
の粒子が半導体チップに侵入した際に発生する電荷によ
って誤動作に至る回路を構成する一のトランジスタの拡
散層部分を複数個（131,132）に分割して設けてなる。
の粒子が半導体チップに侵入した際に発生する電荷によ
って誤動作に至る回路を構成する一のトランジスタの拡
散層部分を複数個（131,132）に分割して設けてなる。
一つのトランジスタを構成する拡散層部分を複数個に分
割したので拡散層131,132夫々１個宛の面積は従来のも
のに比して小さく、α線６が空乏層162を通過する距離l
2は従来のものに比して短かく、電荷捕獲量が従来のも
のに比して少ないため誤動作に至らない。
割したので拡散層131,132夫々１個宛の面積は従来のも
のに比して小さく、α線６が空乏層162を通過する距離l
2は従来のものに比して短かく、電荷捕獲量が従来のも
のに比して少ないため誤動作に至らない。
第１図（Ａ），（Ｂ）は夫々本発明の半導体装置の一実
施例の平面図及びそのＢ−Ｂ線に沿った断面図を示す。
同図中、12はゲート電極、131,132は拡散層（夫々がド
レイン電極及びソース電極を構成する）で、第４図に示
す本来の１個の拡散層２を例えば２個に分割したもの
で、本発明の要部をなす。14は酸化膜、15は基板、161,
162は空乏層である。
施例の平面図及びそのＢ−Ｂ線に沿った断面図を示す。
同図中、12はゲート電極、131,132は拡散層（夫々がド
レイン電極及びソース電極を構成する）で、第４図に示
す本来の１個の拡散層２を例えば２個に分割したもの
で、本発明の要部をなす。14は酸化膜、15は基板、161,
162は空乏層である。
このように、１つのトランジスタを構成する拡散層部分
を複数に分割したので、拡散層131,132夫々１個宛の面
積は第４図示の従来装置の拡散層２の面積に比して小さ
く、これにより、α線６が空乏層162を通過する距離l2
は従来装置の距離l2に比して短かい。従って、電荷捕獲
量が従来装置に比して少なく、拡散層の電位降下が小さ
いため誤動作に至らない。
を複数に分割したので、拡散層131,132夫々１個宛の面
積は第４図示の従来装置の拡散層２の面積に比して小さ
く、これにより、α線６が空乏層162を通過する距離l2
は従来装置の距離l2に比して短かい。従って、電荷捕獲
量が従来装置に比して少なく、拡散層の電位降下が小さ
いため誤動作に至らない。
第２図（Ａ），（Ｂ）は第１図に示す本発明になる半導
体装置をＤ−RAMのセンスアンプに適用した場合の回路
図及びその平面図を示し、同図中、第５図と同一構成部
分には同一番号を付す。同図中、171,172,173はセンス
アンプで、例えばセンスアンプ171はトランジスタ部18a
（拡散層131）,18b（拡散層132）からなるＮチャンネル
トランジスタ18、トランジスタ部19a（拡散層131）,19b
（拡散層132）からなるＮチャンネルトランジスタ19、
トランジスタ部20a,20bからなるＰチャンネルトランジ
スタ20、トランジスタ部21a,21bからなるＰチャンネル
トランジスタ21にて構成されている。
体装置をＤ−RAMのセンスアンプに適用した場合の回路
図及びその平面図を示し、同図中、第５図と同一構成部
分には同一番号を付す。同図中、171,172,173はセンス
アンプで、例えばセンスアンプ171はトランジスタ部18a
（拡散層131）,18b（拡散層132）からなるＮチャンネル
トランジスタ18、トランジスタ部19a（拡散層131）,19b
（拡散層132）からなるＮチャンネルトランジスタ19、
トランジスタ部20a,20bからなるＰチャンネルトランジ
スタ20、トランジスタ部21a,21bからなるＰチャンネル
トランジスタ21にて構成されている。
ここで、従来装置と略同様に、第３図に示す如く、ワー
ド線WLからの制御信号によりセルアレイ91のトランジス
タが時刻t1でオンとなり、次に、制御線PSA,NSAからの
制御信号によってセンスアンプ171が時刻t2でセンス動
作を開始し、ビット線BL及び のレベルは増幅されて夫々Ｈレベル及びＬレベルの情報
が出力される。ここで、前述のようにα線が侵入しても
拡散層の電位降下が従来装置に比して小さいので、従来
装置のような本来のレベルとは逆のレベルの情報が出力
されるような誤動作を生じることはない。
ド線WLからの制御信号によりセルアレイ91のトランジス
タが時刻t1でオンとなり、次に、制御線PSA,NSAからの
制御信号によってセンスアンプ171が時刻t2でセンス動
作を開始し、ビット線BL及び のレベルは増幅されて夫々Ｈレベル及びＬレベルの情報
が出力される。ここで、前述のようにα線が侵入しても
拡散層の電位降下が従来装置に比して小さいので、従来
装置のような本来のレベルとは逆のレベルの情報が出力
されるような誤動作を生じることはない。
この場合、一般に、α線は数10時間毎に１個放射される
と考えられるので、本実施例のように拡散層を例えば２
個（131,132）設けてもその１個宛の電荷捕獲量が少な
ければ、α線の放射間隔に比して極めて短時間に動作す
るＤ−RAMに適用した場合に上記の如き誤動作を防止し
得る。
と考えられるので、本実施例のように拡散層を例えば２
個（131,132）設けてもその１個宛の電荷捕獲量が少な
ければ、α線の放射間隔に比して極めて短時間に動作す
るＤ−RAMに適用した場合に上記の如き誤動作を防止し
得る。
なお、第１図（Ａ），（Ｂ）に示す実施例の如く、ソー
ス電極Ｓ及びドレイン電極Ｄの両方を拡散層131,132と
して独立に設けてもよいが、特に、α線６の注入によっ
て発生する電荷によって回路の誤動作を引き起こす力の
拡散層（ドレイン電極）みを拡散層131,132として独立
に設け、他方の拡散層（ソース電極）を独立せずに設け
てもよい。
ス電極Ｓ及びドレイン電極Ｄの両方を拡散層131,132と
して独立に設けてもよいが、特に、α線６の注入によっ
て発生する電荷によって回路の誤動作を引き起こす力の
拡散層（ドレイン電極）みを拡散層131,132として独立
に設け、他方の拡散層（ソース電極）を独立せずに設け
てもよい。
本発明によれば、一のトランジスタを構成する拡散層部
分を複数個に分割して設けたため、α線が空乏層を通過
する距離は従来のものに比して短かくなり、これによ
り、α線が半導体チップに侵入した際の電荷捕獲量は従
来のものに比して少なくなって拡散層の電位降下が小さ
くなり、もって、例えばＤ−RAMのセンスアンプ等に適
用した場合、従来のような誤動作を生じることはなく、
動作信頼性を向上し得る等の特長を有する。
分を複数個に分割して設けたため、α線が空乏層を通過
する距離は従来のものに比して短かくなり、これによ
り、α線が半導体チップに侵入した際の電荷捕獲量は従
来のものに比して少なくなって拡散層の電位降下が小さ
くなり、もって、例えばＤ−RAMのセンスアンプ等に適
用した場合、従来のような誤動作を生じることはなく、
動作信頼性を向上し得る等の特長を有する。
第１図は本発明装置の一実施例の平面図及び断面図、 第２図は本発明装置をＤ−RAMのセンスアンプに適用し
た場合の回路図及び平面図、 第３図はＤ−RAMの正常状態時の動作特性図、 第４図は従来装置の一例の平面図及び断面図、 第５図は従来装置をＤ−RAMのセンスアンプに適用した
場合の回路図及び平面図、 第６図はＤ−RAMの誤動作時の動作特性図である。 図中において、 ６はα線、 91,92,93はセルアレイ、 12はゲート電極、 131,132は拡散層、 14は酸化膜、 15は基板、 161,162は空乏層、 171,172,173はセンスアンプ、 18,19,20,21はトランジスタ、 18a,18b,19a,19b,20a,20b,21a,21bはトランジスタ部、 Ｄはドレイン電極、 Ｓはソース電極である。
た場合の回路図及び平面図、 第３図はＤ−RAMの正常状態時の動作特性図、 第４図は従来装置の一例の平面図及び断面図、 第５図は従来装置をＤ−RAMのセンスアンプに適用した
場合の回路図及び平面図、 第６図はＤ−RAMの誤動作時の動作特性図である。 図中において、 ６はα線、 91,92,93はセルアレイ、 12はゲート電極、 131,132は拡散層、 14は酸化膜、 15は基板、 161,162は空乏層、 171,172,173はセンスアンプ、 18,19,20,21はトランジスタ、 18a,18b,19a,19b,20a,20b,21a,21bはトランジスタ部、 Ｄはドレイン電極、 Ｓはソース電極である。
Claims (1)
- 【請求項１】第１のトランジスタ（18）のゲートと第２
のトランジスタ（19）のドレインとが接続され、第１の
トランジスタ（18）のドレインと第２のトランジスタ
（19）のゲートとが接続され、第１のトランジスタ（1
8）のソースと第２のトランジスタ（19）のソースとが
接続されてなる一対のトランジスタ（18、19）を有する
半導体記憶装置のセンスアンプ回路（17）を含む半導体
装置において、 前記第１及び第２のトランジスタ（18、19）のそれぞれ
の拡散層部分を複数個（131、132）に分割して設けてな
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152934A JPH0760860B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152934A JPH0760860B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639143A JPS639143A (ja) | 1988-01-14 |
| JPH0760860B2 true JPH0760860B2 (ja) | 1995-06-28 |
Family
ID=15551338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61152934A Expired - Lifetime JPH0760860B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760860B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073709A (ja) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
| JP2008085235A (ja) * | 2006-09-29 | 2008-04-10 | Toshiba Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556133Y2 (ja) * | 1971-09-15 | 1980-02-12 |
-
1986
- 1986-06-30 JP JP61152934A patent/JPH0760860B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS639143A (ja) | 1988-01-14 |
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