JPH0761051B2 - データ信号速度変換回路 - Google Patents
データ信号速度変換回路Info
- Publication number
- JPH0761051B2 JPH0761051B2 JP62240786A JP24078687A JPH0761051B2 JP H0761051 B2 JPH0761051 B2 JP H0761051B2 JP 62240786 A JP62240786 A JP 62240786A JP 24078687 A JP24078687 A JP 24078687A JP H0761051 B2 JPH0761051 B2 JP H0761051B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- speed
- signal
- circuit
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば、多重化されて高速回線上を伝送され
た低速回線信号の分離・復原に用いられるような、高速
データ信号を低速データ信号に変換する速度変換回路に
関し、特に、そのための高速クロツク信号と低速クロツ
ク信号を発生する回路に関する。
た低速回線信号の分離・復原に用いられるような、高速
データ信号を低速データ信号に変換する速度変換回路に
関し、特に、そのための高速クロツク信号と低速クロツ
ク信号を発生する回路に関する。
速度変換回路は、高速データ信号を処理するための高速
クロツク信号と、低速データ信号を処理するための低速
クロツク信号を必要とする。従来の速度変換回路では、
特開昭60−148244号公報に記載されているように、高速
データ信号が同期する高速クロツク信号とは非同期の低
速クロツク信号が用いられる。これらのクロツク信号の
間の位相のずれを調整するために、位相の異なる２系列
の低速クロツク信号が用意され、これらと高速クロツク
信号の位相が比較されて、最適位相の低速クロツク信号
が選択される。
クロツク信号と、低速データ信号を処理するための低速
クロツク信号を必要とする。従来の速度変換回路では、
特開昭60−148244号公報に記載されているように、高速
データ信号が同期する高速クロツク信号とは非同期の低
速クロツク信号が用いられる。これらのクロツク信号の
間の位相のずれを調整するために、位相の異なる２系列
の低速クロツク信号が用意され、これらと高速クロツク
信号の位相が比較されて、最適位相の低速クロツク信号
が選択される。
第３図は、従来の速度変換回路のブロツクダイヤグラム
であり、第４図及び第５図は、第３図の回路の動作のタ
イムチヤートである。
であり、第４図及び第５図は、第３図の回路の動作のタ
イムチヤートである。
第３図において、11,12,13はＮビツトレジスタ回路、14
はN/2ビツトレジスタ回路、15は位相比較回路、16はセ
レクタ回路、17はタイミング発生回路、18はPLL回路、1
9は高速クロツク選択回路である。
はN/2ビツトレジスタ回路、15は位相比較回路、16はセ
レクタ回路、17はタイミング発生回路、18はPLL回路、1
9は高速クロツク選択回路である。
第４図及び第５図において、信号（１）は、多重化され
た高速データ信号である。信号（２）は、高速データ信
号（１）からPLL回路18により取出した高速クロツク信
号で、高速データ信号（１）に同期している。信号
（３）は、高速データ信号（１）から目的の低速データ
信号（６）に変換すべき有意なデータ（A,B,C,…）を抽
出するための、高速クロツク信号（２）から高速クロツ
ク選択回路19により選択されたクロツク信号である。信
号（４）は、低速データ信号（６）と内容が同一で高速
クロツク信号（２）に同期したデータ信号である。信号
（５）は、低速クロツク信号（７）に同期した信号で、
データ信号（４）をＮビツトレジスタ13に取込むための
クロツク信号であり、タイミング発生器17により発生さ
れる。
た高速データ信号である。信号（２）は、高速データ信
号（１）からPLL回路18により取出した高速クロツク信
号で、高速データ信号（１）に同期している。信号
（３）は、高速データ信号（１）から目的の低速データ
信号（６）に変換すべき有意なデータ（A,B,C,…）を抽
出するための、高速クロツク信号（２）から高速クロツ
ク選択回路19により選択されたクロツク信号である。信
号（４）は、低速データ信号（６）と内容が同一で高速
クロツク信号（２）に同期したデータ信号である。信号
（５）は、低速クロツク信号（７）に同期した信号で、
データ信号（４）をＮビツトレジスタ13に取込むための
クロツク信号であり、タイミング発生器17により発生さ
れる。
高速クロツク信号（２）と低速クロツク信号（７）、し
たがつてクロツク信号（３）とクロツク信号（５）と
は、同期化されていないので、無為に放置すると、クロ
ツク信号（３）と（５）が重なる不具合が発生し、デー
タ伝送に誤りが生じる危険がある。そこで、クロツク信
号（５）に位相の異なる２系列が用意され、位相比較回
路15により、最適な位相のものが選択される。第４図及
び第５図において、実線で示されたクロツク信号が選択
されており、点線で示された方は選択されていない。低
速データ信号（６）は、クロツク信号（５）の選択に応
じて、Ｎビツトレジスタ回路13又はN/2ビツトレジスタ
回路14から、セレクタ回路16を介して、低速クロツク信
号（７）に同期して取出される。
たがつてクロツク信号（３）とクロツク信号（５）と
は、同期化されていないので、無為に放置すると、クロ
ツク信号（３）と（５）が重なる不具合が発生し、デー
タ伝送に誤りが生じる危険がある。そこで、クロツク信
号（５）に位相の異なる２系列が用意され、位相比較回
路15により、最適な位相のものが選択される。第４図及
び第５図において、実線で示されたクロツク信号が選択
されており、点線で示された方は選択されていない。低
速データ信号（６）は、クロツク信号（５）の選択に応
じて、Ｎビツトレジスタ回路13又はN/2ビツトレジスタ
回路14から、セレクタ回路16を介して、低速クロツク信
号（７）に同期して取出される。
前記従来の速度変換回路には、クロツク信号（５）を切
換える時に、データの欠落又は重複が生じるという問題
がある。第４図において、クロツク信号（５）は、当初
はデータ信号（４）の各期間の中央の理想的な時点で発
生されていたものであるが、高速データ信号（１）の位
相の変動のため次第に遅れ、＊で示された時点において
後続データ信号期間との境界に達して、この時点でクロ
ツク信号（５）の切換えが行なわれる。この時にデータ
（この例ではデータＣ）の欠落が生じる。
換える時に、データの欠落又は重複が生じるという問題
がある。第４図において、クロツク信号（５）は、当初
はデータ信号（４）の各期間の中央の理想的な時点で発
生されていたものであるが、高速データ信号（１）の位
相の変動のため次第に遅れ、＊で示された時点において
後続データ信号期間との境界に達して、この時点でクロ
ツク信号（５）の切換えが行なわれる。この時にデータ
（この例ではデータＣ）の欠落が生じる。
第５図では、逆に、クロツク信号（５）が次第に進み、
＊で示された時点で切換えが行なわれ、この時、データ
（この例ではデータＤ）の重複が生じる。
＊で示された時点で切換えが行なわれ、この時、データ
（この例ではデータＤ）の重複が生じる。
高速クロツク信号と低速クロツク信号の位相差を吸収す
るためのバツフアを設ける解決はあるが、それは、回路
を複雑にする。
るためのバツフアを設ける解決はあるが、それは、回路
を複雑にする。
本発明の目的は、高速データ信号の位相の変動に煩わさ
れず、したがつてデータの欠落や重複も起こさず、しか
も構造の簡単な、速度変換回路を提供することにある。
れず、したがつてデータの欠落や重複も起こさず、しか
も構造の簡単な、速度変換回路を提供することにある。
本発明によれば、高速クロツク信号の周波数と低速クロ
ツク信号の周波数の公倍数であつて、かつ、高速クロツ
ク信号よりも高い周波数の基本クロツク信号を高速デー
タ信号からそれと同期して発生する回路と、この基本ク
ロツク信号を分周して高速クロツク信号と低速クロツク
信号を発生する回路とが設けられる。
ツク信号の周波数の公倍数であつて、かつ、高速クロツ
ク信号よりも高い周波数の基本クロツク信号を高速デー
タ信号からそれと同期して発生する回路と、この基本ク
ロツク信号を分周して高速クロツク信号と低速クロツク
信号を発生する回路とが設けられる。
前記の構成によれば、高速データ信号の位相が変動して
も、常にそれと一定の位相関係にある低速クロツク信号
が得られ、したがつて、常に安定した位相関係で速度変
換が行なわれ、データの欠落や重複が生じることはな
い。
も、常にそれと一定の位相関係にある低速クロツク信号
が得られ、したがつて、常に安定した位相関係で速度変
換が行なわれ、データの欠落や重複が生じることはな
い。
特に、本発明によれば、周波数比だけから見ると、高速
クロツク信号を単に分周しても低速クロツク信号が得ら
れる場合でさえ、高速クロツク信号よりも高い周波数の
基本クロツク信号を発生して、それを分周することによ
り、高速及び低速クロツク信号を発生することになる
が、これにより、高速及び低速クロツク信号のタイミン
グ調整の微細さが増す。なぜならば、これらの信号のタ
イミング調整は、それらの基である基本クロツク信号の
１パルス周期を単位として行なわれるところ、本発明で
は、基本クロツク信号の周波数が高く、したがつて周期
が短いからである。
クロツク信号を単に分周しても低速クロツク信号が得ら
れる場合でさえ、高速クロツク信号よりも高い周波数の
基本クロツク信号を発生して、それを分周することによ
り、高速及び低速クロツク信号を発生することになる
が、これにより、高速及び低速クロツク信号のタイミン
グ調整の微細さが増す。なぜならば、これらの信号のタ
イミング調整は、それらの基である基本クロツク信号の
１パルス周期を単位として行なわれるところ、本発明で
は、基本クロツク信号の周波数が高く、したがつて周期
が短いからである。
第１図は、本発明による速度変換回路の一実施例を示す
ブロツクダイヤグラムであり、第２図は、第１図の回路
の動作を示すタイムチヤートである。
ブロツクダイヤグラムであり、第２図は、第１図の回路
の動作を示すタイムチヤートである。
第１図において、11,12,13はＮビツトレジスタ回路、19
は高速クロツク選択回路、20はPLL回路、21は分周回路
である。第３図におけるのと同じ符号は同等の素子を表
わす。本発明の特徴として、PLL回路20は、高速データ
信号（１）を受け、それと同期して、高速クロツク信号
（２）の周波数と低速クロツク信号（７）の周波数の公
倍数の周波数を持つ基本クロツク信号（８）を発生し、
分周回路21は、この基本クロツク信号を分周して、高速
クロツク信号（２），低速クロツク信号（７）、及びＮ
ビツトレジスタ回路13にデータ信号（４）をセツトする
ためのクロツク信号（５）を発生する。多重化された高
速データ信号（１）から低速データ信号（６）に変換す
べき有意データA,B,C,…を取出してレジスタ回路12にセ
ツトするためのクロツク信号（３）は、高速クロツク選
択回路19によつて、分周回路21が発生した高速クロツク
信号（２）から抽出される。
は高速クロツク選択回路、20はPLL回路、21は分周回路
である。第３図におけるのと同じ符号は同等の素子を表
わす。本発明の特徴として、PLL回路20は、高速データ
信号（１）を受け、それと同期して、高速クロツク信号
（２）の周波数と低速クロツク信号（７）の周波数の公
倍数の周波数を持つ基本クロツク信号（８）を発生し、
分周回路21は、この基本クロツク信号を分周して、高速
クロツク信号（２），低速クロツク信号（７）、及びＮ
ビツトレジスタ回路13にデータ信号（４）をセツトする
ためのクロツク信号（５）を発生する。多重化された高
速データ信号（１）から低速データ信号（６）に変換す
べき有意データA,B,C,…を取出してレジスタ回路12にセ
ツトするためのクロツク信号（３）は、高速クロツク選
択回路19によつて、分周回路21が発生した高速クロツク
信号（２）から抽出される。
一例として、高速クロツク信号の周波数を80KHzとし、
低速クロツク信号の周波数を40KHzとし、そして、それ
らの公倍数で、しかも高速クロツク信号よりも高い周波
数の一つ160KHzを、基本クロツク信号の周波数に選んだ
とする。PLL回路20は、高速データ信号（１）と同期す
る160KHzの基本クロツク信号（８）を発生する。分周回
路21は、これを1/2に分周して80KHzの高速クロツク信号
（２）を発生し、1/4に分周して40KHzの低速クロツク信
号（７）を発生し、また、データ長を５ビツトとすれ
ば、1/20に分周してクロツク信号（５）を発生する。ク
ロツク信号（５）の位相は、その各信号がデータ信号
（４）の各期間の中央で生じるように選ぶのがよい。ク
ロツク信号（５）によりレジスタ回路13にセツトされた
データは、低速クロツク信号（７）に同期して読出され
て、低速データ信号（６）となる。
低速クロツク信号の周波数を40KHzとし、そして、それ
らの公倍数で、しかも高速クロツク信号よりも高い周波
数の一つ160KHzを、基本クロツク信号の周波数に選んだ
とする。PLL回路20は、高速データ信号（１）と同期す
る160KHzの基本クロツク信号（８）を発生する。分周回
路21は、これを1/2に分周して80KHzの高速クロツク信号
（２）を発生し、1/4に分周して40KHzの低速クロツク信
号（７）を発生し、また、データ長を５ビツトとすれ
ば、1/20に分周してクロツク信号（５）を発生する。ク
ロツク信号（５）の位相は、その各信号がデータ信号
（４）の各期間の中央で生じるように選ぶのがよい。ク
ロツク信号（５）によりレジスタ回路13にセツトされた
データは、低速クロツク信号（７）に同期して読出され
て、低速データ信号（６）となる。
この場合、高速データ信号からPLL回路により直接高速
クロツク信号を作り、それを分周して低速クロツク信号
を発生することも可能である。しかし、本実施例のよう
に、高速クロツク信号の２倍の周波数の基本クロツク信
号を作れば、これを分周して得られる高速及び低速クロ
ツク信号並びにその他のタイミング信号のタイミング
を、高速クロツク信号の周期の半分の時間を単位として
調節することができる。
クロツク信号を作り、それを分周して低速クロツク信号
を発生することも可能である。しかし、本実施例のよう
に、高速クロツク信号の２倍の周波数の基本クロツク信
号を作れば、これを分周して得られる高速及び低速クロ
ツク信号並びにその他のタイミング信号のタイミング
を、高速クロツク信号の周期の半分の時間を単位として
調節することができる。
本発明によれば、各種クロツク信号は高速データ信号と
一定の位相関係に保たれている。したがつて、位相の異
なる低速クロツク信号を用意して切換える必要がなく、
また、そのような切換えに伴うデータの欠落も重複も生
じない。位相比較回路やセレクタ回路も不要であり、更
に、位相差吸収のためのバツフアも必要がない。その
上、基本クロツク信号の周波数が高いので、高速及び低
速クロツク信号並びにその他のタイミング信号のタイミ
ングを、微細に調整することができる。その結果、安価
でしかも信頼性の高い速度変換回路が得られる。
一定の位相関係に保たれている。したがつて、位相の異
なる低速クロツク信号を用意して切換える必要がなく、
また、そのような切換えに伴うデータの欠落も重複も生
じない。位相比較回路やセレクタ回路も不要であり、更
に、位相差吸収のためのバツフアも必要がない。その
上、基本クロツク信号の周波数が高いので、高速及び低
速クロツク信号並びにその他のタイミング信号のタイミ
ングを、微細に調整することができる。その結果、安価
でしかも信頼性の高い速度変換回路が得られる。
第１図は本発明の一実施例のブロツクダイヤグラム、第
２図は第１図の実施例の動作のタイムチヤート、第３図
は従来の速度変換回路のブロツクダイヤグラム、第４図
と第５図は第３図の回路の動作のタイムチヤートであ
る。 11,12,13…レジスタ回路、19…高速クロツク選択回路、
20…基本クロツク信号を発生するPLL回路、21…分周回
路、（１）…高速データ信号、（８）…基本クロツク信
号、（２）…高速クロツク信号、（６）…低速データ信
号、（７）…低速クロツク信号。
２図は第１図の実施例の動作のタイムチヤート、第３図
は従来の速度変換回路のブロツクダイヤグラム、第４図
と第５図は第３図の回路の動作のタイムチヤートであ
る。 11,12,13…レジスタ回路、19…高速クロツク選択回路、
20…基本クロツク信号を発生するPLL回路、21…分周回
路、（１）…高速データ信号、（８）…基本クロツク信
号、（２）…高速クロツク信号、（６）…低速データ信
号、（７）…低速クロツク信号。
Claims (1)
- 【請求項１】高速クロツク信号に同期する高速データ信
号を低速クロツク信号に同期する低速データ信号に変換
する回路であつて、高速データ信号を受けて高速クロツ
ク信号の周波数と低速クロツク信号の周波数の公倍数で
あつて、かつ、高速クロツク信号の周波数よりも高い周
波数の基本クロツク信号を高速データ信号と同期して発
生する回路と、この基本クロツク信号を分周して高速ク
ロツク信号と低速クロツク信号を発生する回路とを備え
たことを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240786A JPH0761051B2 (ja) | 1987-09-28 | 1987-09-28 | データ信号速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240786A JPH0761051B2 (ja) | 1987-09-28 | 1987-09-28 | データ信号速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6485435A JPS6485435A (en) | 1989-03-30 |
| JPH0761051B2 true JPH0761051B2 (ja) | 1995-06-28 |
Family
ID=17064671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62240786A Expired - Lifetime JPH0761051B2 (ja) | 1987-09-28 | 1987-09-28 | データ信号速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761051B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6715093B1 (en) * | 2000-04-28 | 2004-03-30 | Hewlett-Packard Development Company, L.P. | Method for triggering an asynchronous event by creating a lowest common denominator clock |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112148A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | System for multiplexing digital signal |
| JPS6163127A (ja) * | 1984-09-04 | 1986-04-01 | Fujitsu Ltd | 時分割多重変換装置 |
-
1987
- 1987-09-28 JP JP62240786A patent/JPH0761051B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6485435A (en) | 1989-03-30 |
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