JPH0762792B2 - 画像表示装置 - Google Patents
画像表示装置Info
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- JPH0762792B2 JPH0762792B2 JP60204089A JP20408985A JPH0762792B2 JP H0762792 B2 JPH0762792 B2 JP H0762792B2 JP 60204089 A JP60204089 A JP 60204089A JP 20408985 A JP20408985 A JP 20408985A JP H0762792 B2 JPH0762792 B2 JP H0762792B2
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Links
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はコンピュータ応用機器や液晶テレビに好適な画
像表示装置に関する。
像表示装置に関する。
（ロ）従来の技術 従来液晶表示器をカラー表示するものとして特開昭60-7
3580号公報等があり、例えばこの公報はテレビ画像とし
て用いている。しかしテレビやコンピュータ等の映像信
号はデジタル化処理をした後でも所定の速度でかつシリ
アルデータとして送られてくるので、これをそのまま用
いると液晶表示器の応答性のみならず駆動素子を含めた
応答性の悪さが表面化し、粗くてかつ画面にゆらぎのあ
る画像になりやすい。さらに液晶表示器には、CRTと異
なり、特開昭60-37588号公報等に示されるようにストラ
イプ形カラーフィルタ配列（第４図（ａ）参照）とモザ
イク形カラーフィルタ配列（第４図（ｂ）参照）とがあ
るにもかかわらず、映像信号処理としては一方のみを対
象とした回路しか提案されていない。
3580号公報等があり、例えばこの公報はテレビ画像とし
て用いている。しかしテレビやコンピュータ等の映像信
号はデジタル化処理をした後でも所定の速度でかつシリ
アルデータとして送られてくるので、これをそのまま用
いると液晶表示器の応答性のみならず駆動素子を含めた
応答性の悪さが表面化し、粗くてかつ画面にゆらぎのあ
る画像になりやすい。さらに液晶表示器には、CRTと異
なり、特開昭60-37588号公報等に示されるようにストラ
イプ形カラーフィルタ配列（第４図（ａ）参照）とモザ
イク形カラーフィルタ配列（第４図（ｂ）参照）とがあ
るにもかかわらず、映像信号処理としては一方のみを対
象とした回路しか提案されていない。
一方液晶素子の応答の悪さだけでも改善しようと液晶表
示器を上下２分割して利用するものが特開昭59-28192号
公報、特開昭59-176985号公報等に示されているが、そ
の画素情報の取扱いに着目すると、画面メモリを用い、
受取った映像信号を一時蓄え、書込タイミングのすきま
をねらって読出すことによりメモリの書込速度と読出速
度を変えたり、２画面分の画面メモリを有して交互に書
込用と読出用に利用したり、規則的に映像信号を取捨選
択して駆動素子に送っていた。しかしこれらの方法は複
雑なタイミング制御手段や大容量メモリを必要とした
り、画像品質を劣悪化（特に表示の粗さ）させたりする
ので特に表示画素数が500×200ドット以上など多くなる
と好ましくない。
示器を上下２分割して利用するものが特開昭59-28192号
公報、特開昭59-176985号公報等に示されているが、そ
の画素情報の取扱いに着目すると、画面メモリを用い、
受取った映像信号を一時蓄え、書込タイミングのすきま
をねらって読出すことによりメモリの書込速度と読出速
度を変えたり、２画面分の画面メモリを有して交互に書
込用と読出用に利用したり、規則的に映像信号を取捨選
択して駆動素子に送っていた。しかしこれらの方法は複
雑なタイミング制御手段や大容量メモリを必要とした
り、画像品質を劣悪化（特に表示の粗さ）させたりする
ので特に表示画素数が500×200ドット以上など多くなる
と好ましくない。
（ハ）発明が解決しようとする問題点 本発明は上述の点を考慮してなされたもので、２種類の
カラーパターン及びモノクロに対応でき、１画面分の画
面メモリですむ高表示品質でドット数の多い表示器に好
適な画像表示装置を提供するものである。
カラーパターン及びモノクロに対応でき、１画面分の画
面メモリですむ高表示品質でドット数の多い表示器に好
適な画像表示装置を提供するものである。
（ニ）問題点を解決するための手段 本発明は先に出願した特願昭60-14038号の改良に係り、
特に画面メモリの書込前に、順次送られてくる映像信号
を所定の順に組換る選択手段を設けたもので、さらに好
ましくは１画面分の画面メモリをサイクルスチール方式
を応用した形で利用したものである。
特に画面メモリの書込前に、順次送られてくる映像信号
を所定の順に組換る選択手段を設けたもので、さらに好
ましくは１画面分の画面メモリをサイクルスチール方式
を応用した形で利用したものである。
（ホ）作用 これにより液晶表示器の色配列（モノクロームを含む）
に関わらず、液晶表示器への転送速度が遅く表示品位の
よい画像となる。
に関わらず、液晶表示器への転送速度が遅く表示品位の
よい画像となる。
（ヘ）実施例 第１図は本発明実施例の画像表示装置の原理ブロック図
で、第２図はそのタイミングチャート、第３図は画面メ
モリ周辺ブロック図である。
で、第２図はそのタイミングチャート、第３図は画面メ
モリ周辺ブロック図である。
第１図において（１）はツイストネマティック型の液晶
表示器で、その電極はマトリクス配置され、画面（又は
電極群）は独立して駆動される上下に２分解されてお
り、各々512×128ドット（画面全体で512×256ドット）
の画素を有している。（２）は液晶表示器（１）の液晶
駆動回路で、日立製作所製HD44100Hシリーズ等からな
り、上画面用、下画面用独立にシリアル転送されてくる
画信号を受けてタイミングをとり、バイアスを与え液晶
表示器（１）を駆動するドライバ付のラインレジスタ
（21）（21）、液晶表示器（１）を１ライン毎に走査す
るカラムドライバ（22）（22）（上述の液晶表示器の場
合1/128デューティで走査）、後述するデータの取扱上
設けられたパラレル入力シリアル出力変換の変換器（Ｐ
→Ｓ）（23）（23）および画素情報を１時記憶するラッ
チ（24）から成っている。
表示器で、その電極はマトリクス配置され、画面（又は
電極群）は独立して駆動される上下に２分解されてお
り、各々512×128ドット（画面全体で512×256ドット）
の画素を有している。（２）は液晶表示器（１）の液晶
駆動回路で、日立製作所製HD44100Hシリーズ等からな
り、上画面用、下画面用独立にシリアル転送されてくる
画信号を受けてタイミングをとり、バイアスを与え液晶
表示器（１）を駆動するドライバ付のラインレジスタ
（21）（21）、液晶表示器（１）を１ライン毎に走査す
るカラムドライバ（22）（22）（上述の液晶表示器の場
合1/128デューティで走査）、後述するデータの取扱上
設けられたパラレル入力シリアル出力変換の変換器（Ｐ
→Ｓ）（23）（23）および画素情報を１時記憶するラッ
チ（24）から成っている。
（３）（３）は液晶表示器（１）のドット（画素）に対
応した画素情報を１画面分記憶できる画面メモリで、81
92バイト（65536ビット）スタティック駆動のランダム
アクセスメモリ２個（131072ビット相当）により構成さ
れている。尚、説明を簡単にするため１ドットあたりの
データは１ビット（点灯又は消灯の２値化情報）を例に
とっているが、これに限られるものではない。
応した画素情報を１画面分記憶できる画面メモリで、81
92バイト（65536ビット）スタティック駆動のランダム
アクセスメモリ２個（131072ビット相当）により構成さ
れている。尚、説明を簡単にするため１ドットあたりの
データは１ビット（点灯又は消灯の２値化情報）を例に
とっているが、これに限られるものではない。
（４）は画面メモリ（３）（３）の書込、読出しに係る
モードアドレスおよびタイミングを制御するメモリ制御
手段である。そのうち（41）（42）は第１、第２のアド
レスセット用のカウンタであり、いずれもセレクタ（4
3）（44）（例えばマルチプレクサ集積回路）を介して
画面メモリ（３）（３）のアドレス指定を行うものであ
るが、第２カウンタ（42）は下画面読出用であり、第１
カウンタ（41）は書込用にセレクタ（43）に接続され上
画面読出用には１ビットずらしてセレクタ（44）に接続
されているので、書込用カウントに対し読出カウントは
1/2の速度となる。（45）（45）は第１、第２カウンタ
（41）（42）にスタートアドレスを入力するための初期
設定手段で、レジスタ等からなるが、カウンタ（41）
（42）がカウンタ集積回路74HC193の如くプリセットパ
ラレル入力を有している場合にはデシマルスイッチ又は
ワイヤードロジック等で構成してもよい。そして画面メ
モリ（３）（３）のアドレスが16進数（10進数と対応さ
せた表示は0,1〜９は0,1〜9,10〜15がＡ〜Ｆ）表示で上
画面用0000番地〜1FFF番地および下画面用2000番地〜3F
FF番地であれば、初期設定手段（45）（45）はそれぞれ
0000と2000がプリセット又は記憶されている。（46）は
第１、第２カウンタ（41）（42）、セレクタ（43）（4
4）の動作タイミング信号を出力し、かつ画面メモリ
（３）（３）の書込読出信号（R/W）を出力してメモリ
のモード選択を行うメモリタイミング制御回路である。
モードアドレスおよびタイミングを制御するメモリ制御
手段である。そのうち（41）（42）は第１、第２のアド
レスセット用のカウンタであり、いずれもセレクタ（4
3）（44）（例えばマルチプレクサ集積回路）を介して
画面メモリ（３）（３）のアドレス指定を行うものであ
るが、第２カウンタ（42）は下画面読出用であり、第１
カウンタ（41）は書込用にセレクタ（43）に接続され上
画面読出用には１ビットずらしてセレクタ（44）に接続
されているので、書込用カウントに対し読出カウントは
1/2の速度となる。（45）（45）は第１、第２カウンタ
（41）（42）にスタートアドレスを入力するための初期
設定手段で、レジスタ等からなるが、カウンタ（41）
（42）がカウンタ集積回路74HC193の如くプリセットパ
ラレル入力を有している場合にはデシマルスイッチ又は
ワイヤードロジック等で構成してもよい。そして画面メ
モリ（３）（３）のアドレスが16進数（10進数と対応さ
せた表示は0,1〜９は0,1〜9,10〜15がＡ〜Ｆ）表示で上
画面用0000番地〜1FFF番地および下画面用2000番地〜3F
FF番地であれば、初期設定手段（45）（45）はそれぞれ
0000と2000がプリセット又は記憶されている。（46）は
第１、第２カウンタ（41）（42）、セレクタ（43）（4
4）の動作タイミング信号を出力し、かつ画面メモリ
（３）（３）の書込読出信号（R/W）を出力してメモリ
のモード選択を行うメモリタイミング制御回路である。
（５）は画像処理回路で、ビデオ、パーソナルコンピュ
ータ、磁気画像ファイル装置等からビデオ信号を受ける
I/Oポート又はバッファからなるが、チューナ、中間周
波数増巾器、色信号分離器、２値化回路等を含むもので
あってもよく、白黒（B/W）又は色別信号（R,G,B）及び
水平帰線信号（Ｈ）から得た表示信号（Ｄ）、垂直帰線
信号（Ｖ）、２値化した映像信号の送出同期クロックで
あるドットクロック信号（DC）を出力する。
ータ、磁気画像ファイル装置等からビデオ信号を受ける
I/Oポート又はバッファからなるが、チューナ、中間周
波数増巾器、色信号分離器、２値化回路等を含むもので
あってもよく、白黒（B/W）又は色別信号（R,G,B）及び
水平帰線信号（Ｈ）から得た表示信号（Ｄ）、垂直帰線
信号（Ｖ）、２値化した映像信号の送出同期クロックで
あるドットクロック信号（DC）を出力する。
（６）は順次送られてくる白黒（B/W）又は色別信号
（R,G,B）である映像信号を所定の順にして画面メモリ
（３）（３）に送る選択手段で、色信号の順番を選択す
るためのゲート群（A01,A02,A03,A11,A12,A13,A21,A22,
A23,OR1,OR2,OR3）からなる信号ゲート回路（61と、そ
の信号ゲート回路（61）を指定・切換するためのゲート
選択手段（62）からなっている。ゲート選択手段は１水
平期間（１表示信号（Ｄ）毎）に色配列を変えるか又は
色配列を固定するもので、３進リングカウンタを構成す
るためのＤフリップフロップ（621）（621）とゲート
（622）（622）（622）（623）とを具備しており、後述
する様にこのリングカウンタが歩進しない時は色順番は
RGBとなるから第４図（ａ）に示すようなストライプ状
カラーパターンに対応し、リングカウンタが歩進する時
は１水平期間毎にRGB,BRG,GBR,RGB…と色順番が変化す
る。
（R,G,B）である映像信号を所定の順にして画面メモリ
（３）（３）に送る選択手段で、色信号の順番を選択す
るためのゲート群（A01,A02,A03,A11,A12,A13,A21,A22,
A23,OR1,OR2,OR3）からなる信号ゲート回路（61と、そ
の信号ゲート回路（61）を指定・切換するためのゲート
選択手段（62）からなっている。ゲート選択手段は１水
平期間（１表示信号（Ｄ）毎）に色配列を変えるか又は
色配列を固定するもので、３進リングカウンタを構成す
るためのＤフリップフロップ（621）（621）とゲート
（622）（622）（622）（623）とを具備しており、後述
する様にこのリングカウンタが歩進しない時は色順番は
RGBとなるから第４図（ａ）に示すようなストライプ状
カラーパターンに対応し、リングカウンタが歩進する時
は１水平期間毎にRGB,BRG,GBR,RGB…と色順番が変化す
る。
（７）は映像信号を８ビットずつまとめるためのシリア
ル・パラレル変換型の変換器（Ｓ→Ｐ）で、画面メモリ
（３）（３）の書込読出しを８ビット単位で行うための
もので、画面メモリ（３）（３）が１ビット単位で書込
・読出するタイプの場合は変換器（Ｐ→Ｓ）（23）（2
3）と共に不要である。しかし市販のRAMは８ビット又は
４ビット単位で書込・読出をするものが多いので、変換
器（Ｓ→Ｐ）（７）（Ｐ→Ｓ）（23）（23）を用いた方
が汎用性が高い。
ル・パラレル変換型の変換器（Ｓ→Ｐ）で、画面メモリ
（３）（３）の書込読出しを８ビット単位で行うための
もので、画面メモリ（３）（３）が１ビット単位で書込
・読出するタイプの場合は変換器（Ｐ→Ｓ）（23）（2
3）と共に不要である。しかし市販のRAMは８ビット又は
４ビット単位で書込・読出をするものが多いので、変換
器（Ｓ→Ｐ）（７）（Ｐ→Ｓ）（23）（23）を用いた方
が汎用性が高い。
（８）はこの画像表示装置全体が円滑に動作するように
制御する制御手段で、タイミング信号発生回路も具備し
ている。
制御する制御手段で、タイミング信号発生回路も具備し
ている。
上述の構成において、第２図を参照しながら動作を説明
するが、液晶表示器（１）のカラーパターンは第４図
（ｂ）の様なモザイク状である場合を例にとる。まず画
像処理回路（８）から出力された映像信号は、選択手段
（６）に入力されるが、ゲート選択回路（62）のＤフリ
ップフロップ（621）（621）は垂直帰線信号（Ｖ）によ
ってリセットされたあとであるから、信号ゲート回路
（61）のアンドゲート（A01,A02,A03）が選択され、RGB
の色配列になるよう変換器（Ｓ→Ｐ）（７）に送られ、
８ビット分ずつのパラレル信号に変換されてラッチさ
れ、書込読出信号（R/W）に同期する形で出力される。
また垂直帰線信号（Ｖ）後の表示信号（Ｄ）によってメ
モリタイミング制御回路（46）はイニシャル信号（IS）
を出力し、それによって第１、第２のカウンタ（41）
（42）は初期設定手段（45）（45）の内容をとり込む。
するが、液晶表示器（１）のカラーパターンは第４図
（ｂ）の様なモザイク状である場合を例にとる。まず画
像処理回路（８）から出力された映像信号は、選択手段
（６）に入力されるが、ゲート選択回路（62）のＤフリ
ップフロップ（621）（621）は垂直帰線信号（Ｖ）によ
ってリセットされたあとであるから、信号ゲート回路
（61）のアンドゲート（A01,A02,A03）が選択され、RGB
の色配列になるよう変換器（Ｓ→Ｐ）（７）に送られ、
８ビット分ずつのパラレル信号に変換されてラッチさ
れ、書込読出信号（R/W）に同期する形で出力される。
また垂直帰線信号（Ｖ）後の表示信号（Ｄ）によってメ
モリタイミング制御回路（46）はイニシャル信号（IS）
を出力し、それによって第１、第２のカウンタ（41）
（42）は初期設定手段（45）（45）の内容をとり込む。
さて、画面メモリ（３）（３）は書込読出信号（R/W）
のレベルによって書込（Ｗ）読出（Ｒ）のメモリモード
が指定されるが、交互にメモリモードが切換られるよう
に書込読出信号（R/W）が定められる。そして書き込む
べきあるいは読出すべき画面メモリ（３）（３）の番地
は第１、第２のカウンタ（41）（42）によって選択的に
与えられる。第１のカウンタ（41）はタイミングゲート
（9a）により読出（Ｒ）モード毎に歩進され、書込タイ
ミングの時セレクタ（43）を通じて出力が導かれるの
で、書込タイミング毎に書込番地は歩進される。そして
第１のカウンタ（41）の内容は読出タイミングの１回お
きにセレクタ（44）（43）を介して出力されるか最下位
ビットが無視されるので書込タイミングの1/2の速度で
読出番地は歩進される。一方第２のカウンタ（42）は書
込タイミングの1/2の周期で書込タイミング中に歩進さ
れ、読出タイミングの１回おきにセレクタ（44）（43）
を通じて出力が画面メモリ（３）（３）に導かれる。
のレベルによって書込（Ｗ）読出（Ｒ）のメモリモード
が指定されるが、交互にメモリモードが切換られるよう
に書込読出信号（R/W）が定められる。そして書き込む
べきあるいは読出すべき画面メモリ（３）（３）の番地
は第１、第２のカウンタ（41）（42）によって選択的に
与えられる。第１のカウンタ（41）はタイミングゲート
（9a）により読出（Ｒ）モード毎に歩進され、書込タイ
ミングの時セレクタ（43）を通じて出力が導かれるの
で、書込タイミング毎に書込番地は歩進される。そして
第１のカウンタ（41）の内容は読出タイミングの１回お
きにセレクタ（44）（43）を介して出力されるか最下位
ビットが無視されるので書込タイミングの1/2の速度で
読出番地は歩進される。一方第２のカウンタ（42）は書
込タイミングの1/2の周期で書込タイミング中に歩進さ
れ、読出タイミングの１回おきにセレクタ（44）（43）
を通じて出力が画面メモリ（３）（３）に導かれる。
従って例えば第１フレームにおいては書込は「0000」番
地をスタートとして１番地ずつ歩進して行なわれ、読出
は「0000」番地からはじまる上画面用画素情報と「200
0」番地からはじまる下画面用画素情報とが交互に読出
され、第１画面の書込が終了（最後の番地は「3FFF」）
する直前のタイミングで上側画面の画素情報（番地は
「1FFF」）を読出し、直後のタイミングで下側画面の画
素情報（番地は「3FFF」）を読出すことになる。さらに
画面メモリ（３）（３）に記憶される画素情報はＤフリ
ップフロップ（621）（621）等からなる３進リングカウ
ンタが表示信号（Ｄ）のたびにカウントするのでゲート
（A01,A02,A03）の次にはゲート（A11,A12,A13）が選択
される等、順次変更し、第１水平期間中はＲ→Ｇ→Ｂ→
Ｒ…の順であったものが、次にはＢ→Ｒ→Ｇ→Ｂ…の順
と色信号の順が変化しながら書込まれる。
地をスタートとして１番地ずつ歩進して行なわれ、読出
は「0000」番地からはじまる上画面用画素情報と「200
0」番地からはじまる下画面用画素情報とが交互に読出
され、第１画面の書込が終了（最後の番地は「3FFF」）
する直前のタイミングで上側画面の画素情報（番地は
「1FFF」）を読出し、直後のタイミングで下側画面の画
素情報（番地は「3FFF」）を読出すことになる。さらに
画面メモリ（３）（３）に記憶される画素情報はＤフリ
ップフロップ（621）（621）等からなる３進リングカウ
ンタが表示信号（Ｄ）のたびにカウントするのでゲート
（A01,A02,A03）の次にはゲート（A11,A12,A13）が選択
される等、順次変更し、第１水平期間中はＲ→Ｇ→Ｂ→
Ｒ…の順であったものが、次にはＢ→Ｒ→Ｇ→Ｂ…の順
と色信号の順が変化しながら書込まれる。
これにより、画面メモリ（３）（３）は書込→上画面読
出→順次書込→下画面読出のサイクルで利用され、１画
面分の書込時間と読出時間とが等しくなり、変換器（Ｐ
→Ｓ）（23）（23）は上下画面の画素情報がそろってか
らラインレジスタ（21）に出力すればよいから、読出し
においては書込速度の1/2の速度となる。さらに上下各
々の画面において映像信号の連続性が保たれる（映像信
号はシリアルデータなので、第ｎ−１画面後半と第ｎ画
面前半は連続しており、この両者を１表示画面として表
示することになる）ので、画面は動画であっても安定し
ている。
出→順次書込→下画面読出のサイクルで利用され、１画
面分の書込時間と読出時間とが等しくなり、変換器（Ｐ
→Ｓ）（23）（23）は上下画面の画素情報がそろってか
らラインレジスタ（21）に出力すればよいから、読出し
においては書込速度の1/2の速度となる。さらに上下各
々の画面において映像信号の連続性が保たれる（映像信
号はシリアルデータなので、第ｎ−１画面後半と第ｎ画
面前半は連続しており、この両者を１表示画面として表
示することになる）ので、画面は動画であっても安定し
ている。
以上の説明で画面メモリ（３）（３）に対して画素情報
を１組のデータバス（BUS）として扱ったが、３組にす
る事もできる。第３図はこれを示しており画面メモリ
（30a）（30a）（30b）（30b）（30c）（30c）を３組に
分離し、データの流れを３組となるようにしている。そ
のため変換器（Ｓ→Ｐ）（70）（70）（70）（Ｐ→Ｓ）
（230）（230）（230）（230）等を３組具備し、ライン
レジスタ（210a）（210a）（210b）（210b）（210c）
（210c）は液晶表示器（10）の３本おきに接続される３
組のレジスタに分離している。
を１組のデータバス（BUS）として扱ったが、３組にす
る事もできる。第３図はこれを示しており画面メモリ
（30a）（30a）（30b）（30b）（30c）（30c）を３組に
分離し、データの流れを３組となるようにしている。そ
のため変換器（Ｓ→Ｐ）（70）（70）（70）（Ｐ→Ｓ）
（230）（230）（230）（230）等を３組具備し、ライン
レジスタ（210a）（210a）（210b）（210b）（210c）
（210c）は液晶表示器（10）の３本おきに接続される３
組のレジスタに分離している。
これにより、第１ブロックの画面メモリ（30a）（30a）
には第１水平期間はＲ信号のみ、第２水平期間にはＢ信
号のみ…とデータバス及びメモリブロックを色信号毎に
扱うことができ、しかも、画面メモリのアドレスは３ブ
ロックとも共通でよいからタイミング構成は簡単にな
る。
には第１水平期間はＲ信号のみ、第２水平期間にはＢ信
号のみ…とデータバス及びメモリブロックを色信号毎に
扱うことができ、しかも、画面メモリのアドレスは３ブ
ロックとも共通でよいからタイミング構成は簡単にな
る。
尚、以上の説明はモザイクパターンのカラー表示で説明
したが、ゲート選択回路（62）のＤフリップフロップ
（621）（621）を歩進しないようにする（クロックを切
るか、第１図の如くクリヤ信号を常時与える）と、第４
図（ａ）のようなストライプパターンのカラー表示を行
うことができ、またモノクロ信号（又は色信号のうちの
特定のもののみを用いる場合を含む）にも対応できる。
したが、ゲート選択回路（62）のＤフリップフロップ
（621）（621）を歩進しないようにする（クロックを切
るか、第１図の如くクリヤ信号を常時与える）と、第４
図（ａ）のようなストライプパターンのカラー表示を行
うことができ、またモノクロ信号（又は色信号のうちの
特定のもののみを用いる場合を含む）にも対応できる。
ト）発明の効果 以上の如く本発明によれば、順次送られてくる映像信号
の色信号を水平期間毎に、前期間と同じ順で画面メモリ
に送るか、前期間と異なる所定の順に組換えて画面メモ
リに送るかを選択的に実行する選択手段を備えるので、
液晶表示器の色配列（例えばモザイク状あるいはストラ
イプ状のカラーパターンなど）に関わらず簡単に画素情
報が取扱えるとともに、選択手段から出力される画素情
報を画面メモリに書込み、その書込みに同期して画面メ
モリから画素情報を読出して液晶表示器に送り出すメモ
リ制御手段を備えるので、組換え処理後の色信号を画面
メモリに一時記憶し、この画面メモリによる緩衝作用に
よって表示に要する時間を長く確保して表示品質を良好
に保つことができる。また、画面メモリは１画面分だけ
と比較的小さい記憶容量ですみ、液晶への表示用情報転
送は遅くてすむから画像がちらつかず、さらには１画面
分の書込時間で１画面分読出すから画像に不自然さがな
い。
の色信号を水平期間毎に、前期間と同じ順で画面メモリ
に送るか、前期間と異なる所定の順に組換えて画面メモ
リに送るかを選択的に実行する選択手段を備えるので、
液晶表示器の色配列（例えばモザイク状あるいはストラ
イプ状のカラーパターンなど）に関わらず簡単に画素情
報が取扱えるとともに、選択手段から出力される画素情
報を画面メモリに書込み、その書込みに同期して画面メ
モリから画素情報を読出して液晶表示器に送り出すメモ
リ制御手段を備えるので、組換え処理後の色信号を画面
メモリに一時記憶し、この画面メモリによる緩衝作用に
よって表示に要する時間を長く確保して表示品質を良好
に保つことができる。また、画面メモリは１画面分だけ
と比較的小さい記憶容量ですみ、液晶への表示用情報転
送は遅くてすむから画像がちらつかず、さらには１画面
分の書込時間で１画面分読出すから画像に不自然さがな
い。
第１図は本発明の画像表示装置の原理ブロック図、第２
図はその要部タイミングチャート、第３図は画面メモリ
周辺ブロック図、第４図はカラーパターン説明図であ
る。 （１）（10）……液晶表示器、（２）（20）……液晶駆
動回路、（３）（３）（30a）（30a）（30b）（30b）
（30c）（30c）……画面メモリ、（４）……メモリ制御
手段、（５）……画像処理回路、（６）……選択手段。
図はその要部タイミングチャート、第３図は画面メモリ
周辺ブロック図、第４図はカラーパターン説明図であ
る。 （１）（10）……液晶表示器、（２）（20）……液晶駆
動回路、（３）（３）（30a）（30a）（30b）（30b）
（30c）（30c）……画面メモリ、（４）……メモリ制御
手段、（５）……画像処理回路、（６）……選択手段。
Claims (3)
- 【請求項１】ドットマトリクスからなる液晶表示器と、
液晶表示器のドットに対応した画素情報を１画面分記憶
できる画面メモリと、順次送られてくる映像信号の色信
号を水平期間毎に、前期間と同じ順で画面メモリに送る
か、前期間と異なる所定の順に組換えて画面メモリに送
るかを選択的に実行する選択手段と、選択手段から出力
される画素情報を画面メモリに書込み、その書込みに同
期して画面メモリから画素情報を読出して液晶表示器に
送り出すメモリ制御手段とを具備した事を特徴とする画
像表示装置。 - 【請求項２】前記選択手段は映像信号の色信号の順番を
選択するための信号ゲート回路と、その信号ゲート回路
を指定・切換するためのゲート選択手段とを具備してい
る事を特徴とする前記特許請求の範囲第１項記載の画像
表示装置。 - 【請求項３】前記液晶表示器は上下画面が動作条件上分
離しており、前記メモリ制御手段は書込→上画面読出→
書込→下画面読出を１サイクルとする画面メモリの交互
書込読出制御をする事を特徴とする前記特許請求の範囲
第１項記載の画像表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204089A JPH0762792B2 (ja) | 1985-09-13 | 1985-09-13 | 画像表示装置 |
| US06/821,160 US4745485A (en) | 1985-01-28 | 1986-01-21 | Picture display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204089A JPH0762792B2 (ja) | 1985-09-13 | 1985-09-13 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6263993A JPS6263993A (ja) | 1987-03-20 |
| JPH0762792B2 true JPH0762792B2 (ja) | 1995-07-05 |
Family
ID=16484601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204089A Expired - Lifetime JPH0762792B2 (ja) | 1985-01-28 | 1985-09-13 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762792B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006343556A (ja) * | 2005-06-09 | 2006-12-21 | Hitachi Ltd | 画像表示装置及びその駆動方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531371A (en) * | 1978-08-29 | 1980-03-05 | Seiko Epson Corp | Liquid crystal driving circuit |
| JPS60192575U (ja) * | 1984-05-30 | 1985-12-20 | シチズン時計株式会社 | 液晶テレビ |
-
1985
- 1985-09-13 JP JP60204089A patent/JPH0762792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6263993A (ja) | 1987-03-20 |
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| JPH0311473B2 (ja) | ||
| JPH0130153B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |