JPH0562345B2 - - Google Patents
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- Publication number
- JPH0562345B2 JPH0562345B2 JP59105258A JP10525884A JPH0562345B2 JP H0562345 B2 JPH0562345 B2 JP H0562345B2 JP 59105258 A JP59105258 A JP 59105258A JP 10525884 A JP10525884 A JP 10525884A JP H0562345 B2 JPH0562345 B2 JP H0562345B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- blink
- selector
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はルツク・アツプ・テーブル（LUT）
を用いて、画像表示を行う画像制御に係り、回線
接続形デイスプレイではLUTの入力アドレスを
一定周期で切替え、回線の情報伝送量を増大させ
ずに画像の表現能力を拡大させるようにしたブリ
ンク制御回路に関する。
を用いて、画像表示を行う画像制御に係り、回線
接続形デイスプレイではLUTの入力アドレスを
一定周期で切替え、回線の情報伝送量を増大させ
ずに画像の表現能力を拡大させるようにしたブリ
ンク制御回路に関する。
(b) 従来技術と問題点
例えば、第１図に示す従来のブリンク制御回路
１は制御装置（CPU）からソフトウエアにより
一定周期でLUTメモリ２を書き替える方式であ
る。LUTメモリ２は第２図に示すように（出力
欄）配列、或いは表の形の一群のデータ（12bit
で4096通り）の中から、（入力欄）データに付属
する見出しキーの部分（4bitで16通り）を手掛に
必要なデータを探し出す表である。通常セレクタ
３は表示すべきデータが記憶されているビデオメ
モリ４をメモリ走査回路５で走査した表示データ
をLUTメモリ２に出力し、そしてLUTメモリ２
のデータを画面に表示している。こゝのLUTメ
モリ２は三原色レツド（Ｒ）、グレー（Ｇ）、ブル
ー（Ｂ）の三種類で夫々4bit出力し、画面表示は
12bitである。CPUよりのブリンク指令によりセ
レクタ３は前記メモリ走査回路５の表示データの
LUTメモリ２への出力を止め、CPUアクセス用
アドレスをLUTメモリ２に出力し、CPUアクセ
ス用データをLUTメモリ２に書込み、それを画
面に表示する。
１は制御装置（CPU）からソフトウエアにより
一定周期でLUTメモリ２を書き替える方式であ
る。LUTメモリ２は第２図に示すように（出力
欄）配列、或いは表の形の一群のデータ（12bit
で4096通り）の中から、（入力欄）データに付属
する見出しキーの部分（4bitで16通り）を手掛に
必要なデータを探し出す表である。通常セレクタ
３は表示すべきデータが記憶されているビデオメ
モリ４をメモリ走査回路５で走査した表示データ
をLUTメモリ２に出力し、そしてLUTメモリ２
のデータを画面に表示している。こゝのLUTメ
モリ２は三原色レツド（Ｒ）、グレー（Ｇ）、ブル
ー（Ｂ）の三種類で夫々4bit出力し、画面表示は
12bitである。CPUよりのブリンク指令によりセ
レクタ３は前記メモリ走査回路５の表示データの
LUTメモリ２への出力を止め、CPUアクセス用
アドレスをLUTメモリ２に出力し、CPUアクセ
ス用データをLUTメモリ２に書込み、それを画
面に表示する。
上記のようにCPUから一定周期（例えば0.5秒
周期）でLUTメモリ２を書き替える方式では、
画面表示サイクル中に、表示とは非同期にCPU
からLUTメモリ２をアクセス（書き込み）する
ので、画面上に雑音が発生する。これはLUTメ
モリ２のアクセスタイムを高速（25ns）にして
も、ドツトの表示間隔（39ns）と同程度に近いか
ら１ドツト程度の雑音の発生は避けられない。こ
の雑音はブリンク周期ごと（0.5秒）に発生する
ことになるため、画質が劣化するという問題があ
る。
周期）でLUTメモリ２を書き替える方式では、
画面表示サイクル中に、表示とは非同期にCPU
からLUTメモリ２をアクセス（書き込み）する
ので、画面上に雑音が発生する。これはLUTメ
モリ２のアクセスタイムを高速（25ns）にして
も、ドツトの表示間隔（39ns）と同程度に近いか
ら１ドツト程度の雑音の発生は避けられない。こ
の雑音はブリンク周期ごと（0.5秒）に発生する
ことになるため、画質が劣化するという問題があ
る。
(c) 発明の目的
本発明の目的はLUTメモリを用いて画像表示
を行う表示回路に、LUTメモリの入力アドレス
を一定周期で切替えるブリンク用メモリを持ち、
通常はアドレスとデータが一致しブリンク動作を
行わず、CPUにより書きかえられて、アドレス
とデータが一致しないときにブリンク動作とな
り、セレクタによりＶ−RAMの通常表示とブ
リンク用メモリのデータをフレーム間隔と同期し
たブリンク周期で切りかえ、画面上の雑音を防ぐ
ようにしたブリンク制御回路を提供することにあ
る。
を行う表示回路に、LUTメモリの入力アドレス
を一定周期で切替えるブリンク用メモリを持ち、
通常はアドレスとデータが一致しブリンク動作を
行わず、CPUにより書きかえられて、アドレス
とデータが一致しないときにブリンク動作とな
り、セレクタによりＶ−RAMの通常表示とブ
リンク用メモリのデータをフレーム間隔と同期し
たブリンク周期で切りかえ、画面上の雑音を防ぐ
ようにしたブリンク制御回路を提供することにあ
る。
(d) 発明の構成
そしてこの目的は本発明によれば、ビデオメモ
リをメモリ走査回路により順次走査することによ
り得られる画素データをルツク・アツプ・テーブ
ルの入力アドレスとして与え、該ルツク・アツ
プ・テーブルから得られる画像表示データにより
画像表示を行う際に、前記ルツク・アツプ・テー
ブルの前記入力アドレスを一定周期で切替えるこ
とにより表示画像のブリンク表示を行うブリンク
制御回路において、前記メモリ走査回路よりの画
素データと制御装置からのアドレス信号とを切替
える第１のセレクタと、該第１のセレクタの出力
をアクセスアドレスとするブリンク用メモリと、
前記メモリ走査回路よりの画像データと該ブリン
ク用メモリからの出力データとをブリンク周期で
切替える第２のセレクタを備え、前記メモリ走査
回路より直接前記第２のセレクタに到る第１の経
路と、前記メモリ走査回路より前記第１のセレク
タ及びブリンク用メモリを介して第２のセレクタ
に到る第２の経路とを構成し、通常の画像表示に
おいては、前記第１の経路と第２の経路のデータ
が同一となるよう、前記ブリンク用メモリの各ア
ドレスには当該アドレスと同一データを格納して
おき、ブリンク中においては前記第１の経路と第
２の経路のデータを異ならしめるように、前記制
御装置により指定される前記ブリンク用メモリの
所定アドレスを前記制御装置からのデータによつ
て書換えることを特徴とするブリンク制御回路を
提供することにより達成される。
リをメモリ走査回路により順次走査することによ
り得られる画素データをルツク・アツプ・テーブ
ルの入力アドレスとして与え、該ルツク・アツ
プ・テーブルから得られる画像表示データにより
画像表示を行う際に、前記ルツク・アツプ・テー
ブルの前記入力アドレスを一定周期で切替えるこ
とにより表示画像のブリンク表示を行うブリンク
制御回路において、前記メモリ走査回路よりの画
素データと制御装置からのアドレス信号とを切替
える第１のセレクタと、該第１のセレクタの出力
をアクセスアドレスとするブリンク用メモリと、
前記メモリ走査回路よりの画像データと該ブリン
ク用メモリからの出力データとをブリンク周期で
切替える第２のセレクタを備え、前記メモリ走査
回路より直接前記第２のセレクタに到る第１の経
路と、前記メモリ走査回路より前記第１のセレク
タ及びブリンク用メモリを介して第２のセレクタ
に到る第２の経路とを構成し、通常の画像表示に
おいては、前記第１の経路と第２の経路のデータ
が同一となるよう、前記ブリンク用メモリの各ア
ドレスには当該アドレスと同一データを格納して
おき、ブリンク中においては前記第１の経路と第
２の経路のデータを異ならしめるように、前記制
御装置により指定される前記ブリンク用メモリの
所定アドレスを前記制御装置からのデータによつ
て書換えることを特徴とするブリンク制御回路を
提供することにより達成される。
(e) 発明の実施例
以下本発明の実施例を図面により詳述する。
第３図は本発明のブリンク制御回路の一実施例
を示すブロツク図である。
を示すブロツク図である。
図において、ビデオメモリ（Ｖ−RAM）７を
メモリ走査回路８により走査し、表示すべきデー
タをルツク・アツプ・テーブル（LUTメモリ）
９に出力し、画像表示を行う表示回路の前記
LUTメモリ９の入力アドレスを一定周期で切替
えるブリンク制御回路６であつて、前記Ｖ−
RAM７の画像表示の前記LUTメモリ９の出力を
止め、制御装置（CPU）データを選択するセレ
クタ（Ｉ）１２と、該セレクタ（Ｉ）１２の選択
により制御装置データを書込むブリンク用メモリ
１０と、該ブリンク用メモリ１０のデータと前記
Ｖ−RAM７の画像データをブリンク周期で切替
えを行うセレクタ（）１１を備えている。
メモリ走査回路８により走査し、表示すべきデー
タをルツク・アツプ・テーブル（LUTメモリ）
９に出力し、画像表示を行う表示回路の前記
LUTメモリ９の入力アドレスを一定周期で切替
えるブリンク制御回路６であつて、前記Ｖ−
RAM７の画像表示の前記LUTメモリ９の出力を
止め、制御装置（CPU）データを選択するセレ
クタ（Ｉ）１２と、該セレクタ（Ｉ）１２の選択
により制御装置データを書込むブリンク用メモリ
１０と、該ブリンク用メモリ１０のデータと前記
Ｖ−RAM７の画像データをブリンク周期で切替
えを行うセレクタ（）１１を備えている。
ブリンク中でない通常の画像表示においては、
前記ブリンク用メモリ１０では、アドレスとその
アドレスに格納されているデータは同一としてあ
る。
前記ブリンク用メモリ１０では、アドレスとその
アドレスに格納されているデータは同一としてあ
る。
従つて、Ｖ−RA７の表示データはメモリ走査
回路８から直接セレクタ（）１１に到る経路
と、メモリ走査回路８からセレクタ（Ｉ）１２と
ブリンク用メモリ１０を通りセレクタ（）１１
に到る経路との両方のデータは同一となる。
回路８から直接セレクタ（）１１に到る経路
と、メモリ走査回路８からセレクタ（Ｉ）１２と
ブリンク用メモリ１０を通りセレクタ（）１１
に到る経路との両方のデータは同一となる。
セレクタ（）１１がブリンク周期で切替えを
行なつても同一データが得られ、LUTメモリ９
の入力アドレスは変化せず、ブリンク表示は行わ
れない。
行なつても同一データが得られ、LUTメモリ９
の入力アドレスは変化せず、ブリンク表示は行わ
れない。
ブリンク制御は、セレクタ（Ｉ）１２を切替え
てCPUからブリンク用メモリ１０の所定のアド
レスを指定し、格納されたデータを書換えると、
ブリンク用メモリ１０はアドレスとそのアドレス
に格納されたデータは同一でなくなる。
てCPUからブリンク用メモリ１０の所定のアド
レスを指定し、格納されたデータを書換えると、
ブリンク用メモリ１０はアドレスとそのアドレス
に格納されたデータは同一でなくなる。
従つてメモリ走査回路８からセレクタ（Ｉ）１
２とブリンク用メモリ１０を通りセレクタ（）
１１に到る経路の出力データはメモリ走査回路８
から直接セレクタ（）１１に到る経路のデータ
と異なるので、LUTメモリ９の入力アドレスは
ブリンク周期で異なるアドレスが入力されブリン
ク表示が行われる。
２とブリンク用メモリ１０を通りセレクタ（）
１１に到る経路の出力データはメモリ走査回路８
から直接セレクタ（）１１に到る経路のデータ
と異なるので、LUTメモリ９の入力アドレスは
ブリンク周期で異なるアドレスが入力されブリン
ク表示が行われる。
この場合CPUからブリンク用メモリ１０を書
換えれば、ブリンク中であつても表示色を任意に
変えることが出来る。セレクタ（）１１はメモ
リ走査回路８の直接出力とブリンク用メモリ１０
の出力をフレーム周期に同期させたブリンク周期
（0.5秒）で切換える。
換えれば、ブリンク中であつても表示色を任意に
変えることが出来る。セレクタ（）１１はメモ
リ走査回路８の直接出力とブリンク用メモリ１０
の出力をフレーム周期に同期させたブリンク周期
（0.5秒）で切換える。
ブリンク用メモリ１０は通常はアドレスとデー
タが一致しており、通常表示を行いブリンク動作
は行われないが、メモリ内容がアドレスとデータ
が一致しないとき、即ちCPUによりブリンク用
メモリ１０の内容が書きかえられたとき、ブリン
ク動作となるので、従来のブリンク動作のように
通常表示の系統を一定周期毎（0.5秒）に乱すこ
とがないので、ブリンク中の表示画面に雑音が発
生しない。なお、LUTメモリ９は三原色レツド
（Ｒ）、グレー（Ｇ）、ブルー（Ｂ）の三種類あり、
4bitの入、出力で行われ、12bit／dotで画表示が
行われる。
タが一致しており、通常表示を行いブリンク動作
は行われないが、メモリ内容がアドレスとデータ
が一致しないとき、即ちCPUによりブリンク用
メモリ１０の内容が書きかえられたとき、ブリン
ク動作となるので、従来のブリンク動作のように
通常表示の系統を一定周期毎（0.5秒）に乱すこ
とがないので、ブリンク中の表示画面に雑音が発
生しない。なお、LUTメモリ９は三原色レツド
（Ｒ）、グレー（Ｇ）、ブルー（Ｂ）の三種類あり、
4bitの入、出力で行われ、12bit／dotで画表示が
行われる。
(f) 発明の効果
以上詳細に説明したように、本発明のブリンク
制御回路はLUTメモリを用いて画像表示を行う
制御回路に、LUTメモリの入力アドレスを一定
周期で切り替えるブリンク用メモリを持ち、通常
ブリンク用メモリのアドレスはLUTメモリの入
力アドレスで、アドレスとデータが一致しブリン
ク動作は行われないが、ブリンク用メモリの内容
がCPUにより書きかえられて、アドレスとデー
タが一致しないときにブリンク動作となり、セレ
クタ（）によりＶ−RAMからの通常表示とブ
リンク用メモリのデータをフレーム間隔と同期し
たブリンク周期（0.5秒）で切りかえてLUTメモ
リに出力することにより、従来のように通常表示
の系統をブリンク周期ごとに乱すことがないの
で、ブリンク中に表示画面に雑音を発生させ画質
を劣下させることがない。
制御回路はLUTメモリを用いて画像表示を行う
制御回路に、LUTメモリの入力アドレスを一定
周期で切り替えるブリンク用メモリを持ち、通常
ブリンク用メモリのアドレスはLUTメモリの入
力アドレスで、アドレスとデータが一致しブリン
ク動作は行われないが、ブリンク用メモリの内容
がCPUにより書きかえられて、アドレスとデー
タが一致しないときにブリンク動作となり、セレ
クタ（）によりＶ−RAMからの通常表示とブ
リンク用メモリのデータをフレーム間隔と同期し
たブリンク周期（0.5秒）で切りかえてLUTメモ
リに出力することにより、従来のように通常表示
の系統をブリンク周期ごとに乱すことがないの
で、ブリンク中に表示画面に雑音を発生させ画質
を劣下させることがない。
第１図は従来のブリンク制御回路のブロツク
図、第２図はLUTメモリの内容を示す図、第３
図は本発明のブリンク制御回路の一実施例のブロ
ツク図を示す。 図において、６はブリンク制御回路、７はＶ−
RAM、８はメモリ走査回路、９はLUTメモリ、
１０はブリンク用メモリ、１１はセレクタ（）、
１２はセレクタ（Ｉ）である。
図、第２図はLUTメモリの内容を示す図、第３
図は本発明のブリンク制御回路の一実施例のブロ
ツク図を示す。 図において、６はブリンク制御回路、７はＶ−
RAM、８はメモリ走査回路、９はLUTメモリ、
１０はブリンク用メモリ、１１はセレクタ（）、
１２はセレクタ（Ｉ）である。
Claims (1)
- 【特許請求の範囲】 １ ビデオメモリをメモリ走査回路により順次走
査することにより得られる画素データをルツク・
アツプ・テーブルの入力アドレスとして与え、該
ルツク・アツプ・テーブルから得られる画像表示
データにより画像表示を行う際に、前記ルツク・
アツプ・テーブルの前記入力アドレスを一定周期
で切替えることにより表示画像のブリンク表示を
行うブリンク制御回路において、 前記メモリ走査回路よりの画素データと制御装
置からのアドレス信号とを切替える第１のセレク
タと、 該第１のセレクタの出力をアクセスアドレスと
するブリンク用メモリと、 前記メモリ走査回路よりの画素データと該ブリ
ンク用メモリからの出力データとをブリンク周期
で切替える第２のセレクタを備え、 前記メモリ走査回路より直接前記第２のセレク
タに到る第１の経路と、前記メモリ走査回路より
前記第１のセレクタ及びブリンク用メモリを介し
て第２のセレクタに到る第２の経路とを構成し、 通常の画像表示においては、前記第１の経路と
第２の経路のデータが同一となるよう、前記ブリ
ンク用メモリの各アドレスには当該アドレスと同
一データを格納しておき、 ブリンク中においては前記第１の経路と第２の
経路のデータを異ならしめるように、前記制御装
置により指定される前記ブリンク用メモリの所定
アドレスを前記制御装置からのデータによつて書
換えることを特徴とするブリンク制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105258A JPS60247690A (ja) | 1984-05-24 | 1984-05-24 | ブリンク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105258A JPS60247690A (ja) | 1984-05-24 | 1984-05-24 | ブリンク制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247690A JPS60247690A (ja) | 1985-12-07 |
| JPH0562345B2 true JPH0562345B2 (ja) | 1993-09-08 |
Family
ID=14402625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105258A Granted JPS60247690A (ja) | 1984-05-24 | 1984-05-24 | ブリンク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247690A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600072B2 (ja) * | 1986-09-03 | 1997-04-16 | 工業技術院長 | 強調表示装置 |
| JPS6349595U (ja) * | 1986-09-18 | 1988-04-04 | ||
| JPS6392995A (ja) * | 1986-10-08 | 1988-04-23 | セイコーインスツルメンツ株式会社 | デイスプレイ用ルツクアツプテ−ブルバツフア装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5217729A (en) * | 1975-07-31 | 1977-02-09 | Toyo Commun Equip Co Ltd | Flicker display system |
| JPS5876883A (ja) * | 1981-10-30 | 1983-05-10 | 富士通株式会社 | 画像表示装置 |
-
1984
- 1984-05-24 JP JP59105258A patent/JPS60247690A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247690A (ja) | 1985-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |