JPH076545Y2 - 信号判別回路 - Google Patents
信号判別回路Info
- Publication number
- JPH076545Y2 JPH076545Y2 JP9195388U JP9195388U JPH076545Y2 JP H076545 Y2 JPH076545 Y2 JP H076545Y2 JP 9195388 U JP9195388 U JP 9195388U JP 9195388 U JP9195388 U JP 9195388U JP H076545 Y2 JPH076545 Y2 JP H076545Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- microprocessor
- input signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000630 rising effect Effects 0.000 claims description 10
- 230000007704 transition Effects 0.000 claims description 3
- 230000001960 triggered effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は論理信号の高（High）レベル，低（Low）レベ
ルをマイクロプロセッサを用いて判別する回路に関する
ものである。
ルをマイクロプロセッサを用いて判別する回路に関する
ものである。
論理信号の“H",“L"を判別するのに，信号の変化の最
小幅に合わせた間隔でマイクロプロセッサに取り込み判
別しなければならず，マイクロプロセッサの処理の負担
が大きい。これを解決するため，信号の立上り，又は立
上りと立下りトリガーとしてワンショット回路を動作さ
せて，この出力をマイクロプロセッサで判別することに
より，信号の変化の最小幅よりも長い間隔でマイクロプ
ロセッサに取り込んで判別する。こうすることにより，
信号の速い変化を見逃すこともなく，かつマイクロプロ
セッサの処理の負担も少ない。
小幅に合わせた間隔でマイクロプロセッサに取り込み判
別しなければならず，マイクロプロセッサの処理の負担
が大きい。これを解決するため，信号の立上り，又は立
上りと立下りトリガーとしてワンショット回路を動作さ
せて，この出力をマイクロプロセッサで判別することに
より，信号の変化の最小幅よりも長い間隔でマイクロプ
ロセッサに取り込んで判別する。こうすることにより，
信号の速い変化を見逃すこともなく，かつマイクロプロ
セッサの処理の負担も少ない。
〔従来の技術〕 従来，論理信号の高（High）レベル（以下“H"と呼
ぶ），低（Low）レベル（以下“L"と呼ぶ）をマイクロ
プロセッサで取り込み判別する場合，論理信号の変化す
る最小幅に合わせた間隔でマイクロプロセッサで取り込
み，“H"もしくは“L"を判別していた。例えば，第５図
は入力論理信号10をマイクロプロセッサ１にて判別する
例を示している。ROM2に格納されているプログラムに従
い,RAM3を用いて動作をするマイクロプロセッサ１は入
力信号10を“H",“L"を判別するためにあるアドレス
（番地）を指定した時に条件が整うとアドレスデコーダ
４から出力するデコード信号８がONとなり，ゲート回路
５を通状態にして入力信号10をマイクロプロセッサ１の
データバス７上に伝わるようにした回路構成となってい
る。
ぶ），低（Low）レベル（以下“L"と呼ぶ）をマイクロ
プロセッサで取り込み判別する場合，論理信号の変化す
る最小幅に合わせた間隔でマイクロプロセッサで取り込
み，“H"もしくは“L"を判別していた。例えば，第５図
は入力論理信号10をマイクロプロセッサ１にて判別する
例を示している。ROM2に格納されているプログラムに従
い,RAM3を用いて動作をするマイクロプロセッサ１は入
力信号10を“H",“L"を判別するためにあるアドレス
（番地）を指定した時に条件が整うとアドレスデコーダ
４から出力するデコード信号８がONとなり，ゲート回路
５を通状態にして入力信号10をマイクロプロセッサ１の
データバス７上に伝わるようにした回路構成となってい
る。
第６図に示したように，入力信号10の変化する最小幅に
合わせてデコード信号８をONさせなければならない。デ
コード信号８を入力信号10の変化する最小幅よりも長い
時間幅でONするようにした場合には，入力信号10の速い
変化を見逃してしまい，マイクロプロセッサ１は変化し
ていなかったと誤判断してしまうことがある。
合わせてデコード信号８をONさせなければならない。デ
コード信号８を入力信号10の変化する最小幅よりも長い
時間幅でONするようにした場合には，入力信号10の速い
変化を見逃してしまい，マイクロプロセッサ１は変化し
ていなかったと誤判断してしまうことがある。
したがって，これを誤判断しないためには入力信号10の
変化最小幅毎にデコード信号８をONさせる必要があり，
入力信号10の変化最小幅が狭い時にはマイクロプロセッ
サ１のこの信号判別に対して負担が大きくなってしま
い，これ以外の処理が行なえなかったり制限されたりす
る。
変化最小幅毎にデコード信号８をONさせる必要があり，
入力信号10の変化最小幅が狭い時にはマイクロプロセッ
サ１のこの信号判別に対して負担が大きくなってしま
い，これ以外の処理が行なえなかったり制限されたりす
る。
本考案は，これらの欠点を解決するため，入力信号の速
い変化を見逃すことなく，またマイクロプロセッサの処
理の負担を少なくすることを目的とする。
い変化を見逃すことなく，またマイクロプロセッサの処
理の負担を少なくすることを目的とする。
本考案は，上記の目的を達成するため，入力信号の立上
り又は，立上り及び立下りの変化に対してある一定時間
パルスを出力する，リトリガラブル ワンショット回路
を追加し，この出力信号２と入力信号をマイクロプロセ
ッサから読みとるようにしたものである。
り又は，立上り及び立下りの変化に対してある一定時間
パルスを出力する，リトリガラブル ワンショット回路
を追加し，この出力信号２と入力信号をマイクロプロセ
ッサから読みとるようにしたものである。
その結果，第４図又は第８図に示したようにリトリガラ
ブルワンショット回路の出力信号がOFFする前にマイク
ロプロセッサで読みとればよいため，従来のようにデコ
ード信号を入力信号の変化する最小幅よりも長くでき，
しかも，リトリガラブルワンショット回路で入力信号の
立上り又は立上り及び立下りは確実に作動するため，マ
イクロプロセッサにおいても，入力信号の速い変化も見
逃すことはない。
ブルワンショット回路の出力信号がOFFする前にマイク
ロプロセッサで読みとればよいため，従来のようにデコ
ード信号を入力信号の変化する最小幅よりも長くでき，
しかも，リトリガラブルワンショット回路で入力信号の
立上り又は立上り及び立下りは確実に作動するため，マ
イクロプロセッサにおいても，入力信号の速い変化も見
逃すことはない。
以下，本考案の一実施例を第１図により説明する。
１はマイクロプロセッサであり，命令等が格納されたRO
M2,処理に必要なメモリであるRAM3,そしてそれらをそれ
ぞれ接続しているアドレスバス6,データバス７から構成
される。マイクロプロセッサ１に外部信号をとりこむた
めに，ある番地を指定したときだけON状態を出力するア
ドレスデコーダ回路４とデコード信号８がONになること
によって，外部信号をデータバス７に伝達するためのゲ
ート回路５がある。
M2,処理に必要なメモリであるRAM3,そしてそれらをそれ
ぞれ接続しているアドレスバス6,データバス７から構成
される。マイクロプロセッサ１に外部信号をとりこむた
めに，ある番地を指定したときだけON状態を出力するア
ドレスデコーダ回路４とデコード信号８がONになること
によって，外部信号をデータバス７に伝達するためのゲ
ート回路５がある。
入力信号10は，リトリガラブルワンショット回路９と接
続される。
続される。
ここでいう，リトリガラブルワンショット回路というの
は，第２図に示した回路において，第３図に示すよう
に，入力信号の立上り変化時，ある一定期間（ｔ）のパ
ルスが出力されるものである。更に，パルス出力中に入
力信号12の立上り変化が発生した場合には，出力信号14
は引続き，その時点から新しく，一定期間（ｔ）パルス
が出力されるものである。
は，第２図に示した回路において，第３図に示すよう
に，入力信号の立上り変化時，ある一定期間（ｔ）のパ
ルスが出力されるものである。更に，パルス出力中に入
力信号12の立上り変化が発生した場合には，出力信号14
は引続き，その時点から新しく，一定期間（ｔ）パルス
が出力されるものである。
従って，リトリガラブルワンショット回路９は第４図に
示したように，それぞれ入力信号12の立上り変化時に一
定期間（ｔ）のパルス12を出力する。
示したように，それぞれ入力信号12の立上り変化時に一
定期間（ｔ）のパルス12を出力する。
これらの出力信号12及び入力信号10がゲート回路５に接
続されているので，マイクロプロセッサ１は少なくと
も，リトリガラブルワンショット回路９の出力パルス幅
（ｔ）よりも短い間隔でデコード信号８がONになる間隔
で読みとりに行けばよい。そうすれば，入力信号10が変
化なく“L"状態で一定であるか，変化なく“H"状態で一
定か，もしくは“H",“L"状態の変化中かのいずれか
が，マイクロプロセッサ１で判別できる。つまり，出力
信号12がONの場合，入力信号10は“H",“L"状態の変化
中であることが判り，出力信号12がOFFの場合には入力
信号10は変化なく，一定であることが判る。更に，信号
11により“H"もしくは“L"状態が判別できる。
続されているので，マイクロプロセッサ１は少なくと
も，リトリガラブルワンショット回路９の出力パルス幅
（ｔ）よりも短い間隔でデコード信号８がONになる間隔
で読みとりに行けばよい。そうすれば，入力信号10が変
化なく“L"状態で一定であるか，変化なく“H"状態で一
定か，もしくは“H",“L"状態の変化中かのいずれか
が，マイクロプロセッサ１で判別できる。つまり，出力
信号12がONの場合，入力信号10は“H",“L"状態の変化
中であることが判り，出力信号12がOFFの場合には入力
信号10は変化なく，一定であることが判る。更に，信号
11により“H"もしくは“L"状態が判別できる。
また，第４図に示したように入力信号10の立下り変化の
みが発生した場合には，リトリガラブルワンショット回
路９の出力信号12はONしないが，入力信号10を直接判別
しているので“H"から“L"に遷移したことは判別可能で
あり，見逃すことはない。
みが発生した場合には，リトリガラブルワンショット回
路９の出力信号12はONしないが，入力信号10を直接判別
しているので“H"から“L"に遷移したことは判別可能で
あり，見逃すことはない。
本考案の他の実施例を第７図により説明する。
１はマイクロプロセッサであり，命令等が格納されたRO
M2,処理に必要なメモリであるRAM3,そして，それらをそ
れぞれ接続しているアドレスバス6,データバス７から構
成される。マイクロプロセッサ１に外部信号をとりこむ
ために，ある番地を指定したときだけON状態を出力する
アドレスデコーダ回路４とデコード信号８がONになるこ
とによって，外部信号をデータバス７に伝達するための
ゲート回路５がある。
M2,処理に必要なメモリであるRAM3,そして，それらをそ
れぞれ接続しているアドレスバス6,データバス７から構
成される。マイクロプロセッサ１に外部信号をとりこむ
ために，ある番地を指定したときだけON状態を出力する
アドレスデコーダ回路４とデコード信号８がONになるこ
とによって，外部信号をデータバス７に伝達するための
ゲート回路５がある。
入力信号10は，リトリガラブルワンショット回路９と信
号を反転させるインバータ回路14を通して，リトリガラ
ブルワンショット回路15に接続される。ここでいう，リ
トリガラブルワンショット回路というのは，第２図に示
した回路において，第３図に示すように入力信号12の立
上り変化時ある一定期間（ｔ）のパルスが出力されるも
のである。更に，パルス出力中に入力信号12の立上り変
化が発生した場合には，出力信号12は引続き，その時点
から新しく，一定期間（ｔ）パルスが出力されるもので
ある。
号を反転させるインバータ回路14を通して，リトリガラ
ブルワンショット回路15に接続される。ここでいう，リ
トリガラブルワンショット回路というのは，第２図に示
した回路において，第３図に示すように入力信号12の立
上り変化時ある一定期間（ｔ）のパルスが出力されるも
のである。更に，パルス出力中に入力信号12の立上り変
化が発生した場合には，出力信号12は引続き，その時点
から新しく，一定期間（ｔ）パルスが出力されるもので
ある。
従って，リトリガラブルワンショット回路9,15は第８図
に示したように，それぞれ入力信号12の立上り，立下り
変化時に一定期間（ｔ）のパルス12,13を出力する。
に示したように，それぞれ入力信号12の立上り，立下り
変化時に一定期間（ｔ）のパルス12,13を出力する。
これらの出力信号12,13及び入力信号10がゲート回路５
に接続されているので，マイクロプロセッサ１は，少な
くともリトリガラブルワンショット回路9,15の出力パル
ス幅（＋）よりも短い間隔でデコード信号８がONになる
間隔で読みとりに行けばよい。そうすれば，入力信号10
が変化なく“L"状態で一定であるか，変化なく“H"状態
で一定か，もしくは“H",“L"状態の変化中かのいずれ
かが，マイクロプロセッサ１で判別できる。つまり，出
力信号12,13がONの場合，入力信号10は“H",“L"状態の
変化中であることが判り，出力信号12,13がOFFの場合に
は入力信号10は変化なく一定であることが判る。更に，
信号11により“H"もしくは“L"状態か判別できる。
に接続されているので，マイクロプロセッサ１は，少な
くともリトリガラブルワンショット回路9,15の出力パル
ス幅（＋）よりも短い間隔でデコード信号８がONになる
間隔で読みとりに行けばよい。そうすれば，入力信号10
が変化なく“L"状態で一定であるか，変化なく“H"状態
で一定か，もしくは“H",“L"状態の変化中かのいずれ
かが，マイクロプロセッサ１で判別できる。つまり，出
力信号12,13がONの場合，入力信号10は“H",“L"状態の
変化中であることが判り，出力信号12,13がOFFの場合に
は入力信号10は変化なく一定であることが判る。更に，
信号11により“H"もしくは“L"状態か判別できる。
また別の実施例として第９図に示したように，リトリガ
ラブルワンショット回路9,15の出力信号12,13をOR回路1
6によってORをとり，ゲート回路５に入力してもよい。
この場合12はOR回路16の出力信号がONであれば“H",
“L"状態の変化中であることが判る。
ラブルワンショット回路9,15の出力信号12,13をOR回路1
6によってORをとり，ゲート回路５に入力してもよい。
この場合12はOR回路16の出力信号がONであれば“H",
“L"状態の変化中であることが判る。
本考案によれば，簡単な回路の追加により，マイクロプ
ロセッサに大きな負担をかけることなく，しかも信号の
速い変化にも充分対応して，信号の状態を判別すること
ができる。
ロセッサに大きな負担をかけることなく，しかも信号の
速い変化にも充分対応して，信号の状態を判別すること
ができる。
第１図，第７図は本考案のブロック図，第2,3図はリト
リガラブルワンショット回路の説明図，第４図，第８図
は本考案の動作説明図，第５図は従来のブロック図，第
６図は従来の説明図である。第９図は本考案第２の実施
例を示す図。 1:マイクロプロセッサ,2:ROM,3:RAM,4:アドレスデコー
ダ回路,5:ゲート回路,6:アドレスバス,7:データバス,8:
デコード信号,9,10:リトリガラブルワンショット回路,1
3:インバータ回路。
リガラブルワンショット回路の説明図，第４図，第８図
は本考案の動作説明図，第５図は従来のブロック図，第
６図は従来の説明図である。第９図は本考案第２の実施
例を示す図。 1:マイクロプロセッサ,2:ROM,3:RAM,4:アドレスデコー
ダ回路,5:ゲート回路,6:アドレスバス,7:データバス,8:
デコード信号,9,10:リトリガラブルワンショット回路,1
3:インバータ回路。
Claims (2)
- 【請求項１】論理信号の高レベル，低レベルあるいはそ
れらのレベルの遷移状態を判別する回路において，論理
信号の立上りをトリガーとしてある一定期間のパルス信
号を発生するワンショット回路の出力信号と論理信号自
身の高レベル，低レベルをある間隔で判別する信号判別
回路。 - 【請求項２】論理信号の高レベル，低レベルあるいはそ
れらのレベルの遷移状態を判別する回路において，論理
信号の立上り及び立下りをトリガーとしてある一定期間
のパルス信号を発生するワンショット回路の各々の出力
信号と論理信号自身の高レベル，低レベルをある間隔で
判別する信号判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195388U JPH076545Y2 (ja) | 1988-07-13 | 1988-07-13 | 信号判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195388U JPH076545Y2 (ja) | 1988-07-13 | 1988-07-13 | 信号判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214073U JPH0214073U (ja) | 1990-01-29 |
| JPH076545Y2 true JPH076545Y2 (ja) | 1995-02-15 |
Family
ID=31316411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9195388U Expired - Lifetime JPH076545Y2 (ja) | 1988-07-13 | 1988-07-13 | 信号判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076545Y2 (ja) |
-
1988
- 1988-07-13 JP JP9195388U patent/JPH076545Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214073U (ja) | 1990-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4405982A (en) | Arrangement for monitoring the function of a programmable electronic switching circuit | |
| KR940011670B1 (ko) | 인터럽트 컨트롤러 | |
| US5436853A (en) | Remote control signal processing circuit for a microcomputer | |
| JPH076545Y2 (ja) | 信号判別回路 | |
| JP3093374B2 (ja) | 割り込みコントローラ | |
| JPS6331143Y2 (ja) | ||
| KR100205780B1 (ko) | 원격 제어 신호 수신 장치 | |
| KR950014084B1 (ko) | 메모리의 데이타 판독 장치 | |
| US6459752B1 (en) | Configuration and method for determining whether the counter reading of a counter has reached a predetermined value or not | |
| JPH033020A (ja) | 制御線瞬断認識防止回路 | |
| JPH01239417A (ja) | パルスエンコーダのパルス読み込み回路 | |
| JP2725680B2 (ja) | バス異常検出回路 | |
| SU1405061A2 (ru) | Устройство дл формировани сигналов прерывани при отладке программ | |
| JP3585140B2 (ja) | モデム装置 | |
| JPS5840674A (ja) | マイクロコンピュ−タの異常判定方法 | |
| JPH06231002A (ja) | マイクロコンピュータ | |
| KR910006027Y1 (ko) | 시스템 다운 방지회로 | |
| JPS61110242A (ja) | マイクロコンピユ−タの割込み信号検出方法 | |
| JPS6282814A (ja) | 割込み回路 | |
| JPH05250270A (ja) | データメモリ書き込み制御回路 | |
| JPH07152460A (ja) | 電圧検出リセット回路 | |
| JPH06250864A (ja) | プログラマブルコントローラの誤出力防止方法 | |
| JPH0293950A (ja) | パルス弁別回路 | |
| JPS61196337A (ja) | メモリの未使用領域アクセス検出方式 | |
| JPH0346048A (ja) | データ処理システム |