JPS6282814A - 割込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は割込み回路に関する。

〔従来の技術〕

従来、マイクロコンビエータにおける割込み回路の機能
は、エツジトリガ型割込み機能と呼ばれ、外部から加え
られる信号の立上りあるいは立下りのエツジで割込み機
能が働くようになっている。

この時、プログラムの流れはメイン動作を中断しある特
定番地へ強制的に飛ぶ。従って、この特定番地では割込
み信号の処理を行うプログラムが組み込まれる。つまり
割込み回路の機能は通常のメインの仕事よシも優先順位
が高く、一般に不特定な時間に入力され、しかもその信
号のレベルが固定されないパルス信号等の処理の仕事に
利用される。

このような種類の信号としては、例えば、リモートコン
トロール信号やＶＴＲ，オーディオ用カセットデツキ等
のモータの回転動作時に作られるパルス信号等がある。

〔発明が解決しようとする問題点〕

上述したように、従来のエツジ）　ＩＪガ型の割込み回
路の機能でリモート・コントロール信号、特に赤外線リ
モート・コントロール信号を取り込むような場合、以下
のような欠点が生じる。

遠隔操作方式における赤外線リモート・コントロールの
送信信号は、通常、遠隔操作を行う本体のデコーダ側で
は微弱な信号を受取ることとなる。

このため、送信信号を増幅し、デコード機能を行うマイ
クロコンピータの信号レベルにする几めの増幅器が必要
となり、増幅器の出力がマイクロコンピュータの割込み
端子へ接続される。この増幅器は微弱な信号を受取る必
要性から、かなシ高い増幅度が要求される。この文め蛍
光灯等が発するランダムな雑音に対しても応答してしま
い、割込み端子へ雑音も一緒に入力されることになる。

従来のエツジトリガ型の割込み回路では以上のような雑
音に対しても応答し、メインのプログラムの流れがたび
たび不必要に中断される。そこでプログラムを実行する
場合に、常に時間管理を行ない、雑音であるか、本当の
リモート・コントロール信号であるかを判断する必要が
ある。仮シに雑音が入力され几とすると、プログラムは
雑音であると判断し、リモート会コントロール信号の取
り込みを放棄し、友だちにメインの流れへ戻らなければ
ならない。もしプログラムにより時間管理がなされるダ
イナミック表示をメインのプログラムの流れで実行して
いると、入力端子に雑音が入力され、それが雑音である
と判断されるまでの間、表示の時間管理が中断される。

この結果、表示画面のちらつきが生じ見苦しいものとな
る。また本当のり七−ト・コントロール信号が人力され
たとしても、従来のエツジトリガ型の割込み回路である
とリモートΦコントロール信号のスタートノくルスが入
力されてから、エンドパルスが入力されるまで常にプロ
グラムによって時間管理を行ない、リモート・コントロ
ール信号のデータ解読を行なわなければならず、この時
も同様に表示のちらつき等が生じる。

−ｆｆｉｃ、　ｆｆ−（クロコンピユータには表示の時
間管理だけでなくリモート・コントロールの信号、つま
）割込み信号の処理を行ないながら他の処理も並列して
行なわせる要求が多い。このような場合、従来の割込み
回路の方式では、プログラムはさらに複雑になり、ソフ
トウェアにかかる負担は増大する。極端な場合、要求さ
する仕様が達成できないこともしばしばである。

本発明の目的は、割込み処理の為に使われるソフトウェ
アの負担を軽減出来る割込み回路を提供することにある
。

〔問題点を解決するための手段〕

本発明の割込み回路は、継続し友高または低レベルの信
号を検出するレベル検出回路と、プログラム命令により
レベル検出回路の検出時間を種々の長さに設定できる時
間設定回路と、前記プログラム命令により設定された前
記検出時間の間、継続した高または低レベルの信号が前
記レベル検出回路に入力された時に、割込み信号を出力
するトリガ回路とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。

第１図に示すように、この実施例の割込み回路は、継続
した高または低レベルの信号を検出するレベル検出回路
２と、プログラム命令によりレベル検出回路２の検出時
間を種々の長さに設定できる時間設定回路３と、プログ
ラム命令によ）設定された検出時間の間、継続した高ま
たは低レベルの信号がレベル検出回路２に入力された時
に、割込み信号を出力するトリガ回路１とを含んで構成
される。

第２図は第１図に示す割込み回路の詳細回路図である。

第２図に示すように、トリガ回路１はＮＡＮＤｎ路で構
成され、出力端子７からマイクロコンピュータのＣＰＵ
に割込み信号を出力する。レベル検出回路２はｎ段のシ
フトレジスタ５とＮＯＲ回路６から構成され、シフトレ
ジスタ５０入力は入力端子４に接続され、出力はトリガ
回路１の一方の入力に接続される。また、トリガ回路１
の他方の入力はＮＯＲ回路６の出力に接続され、ＮＯＲ
回路６のｎ−１個の入力は最終段を除（ｎ−１段のシフ
トレジスタ５の各々の出力と接続される。時間設定回路
３はｎ　−１個のスイッチ回路で構成さレマイクロコン
ビエータのプログラム命令によってその開閉が制御され
る。

第３図は第２図に示す割込み回路の動作を説明するため
の入力及び出力信号の波形図でおる。

次に、第３図を参照しながら第２図に示す割込み回路の
動作を説明する。

まず、時間設定回路３のｎ−１個のスイッチの開閉状態
をプログラム命令により設定する。ｎ−１個のスイッチ
を全て開に設定すると時間設定回路３により設定される
時間Ｔｎは次式で示される。

Ｔｎ＝（ｎ−１）ｘｔ ここで、ｎはシフトレジスタ５の段数を意味しｔはシフ
トレジスタのクロック信号の周期を意味する。つまシ時
間設定回路３によりフトレジスタの段数が決定される。

入力端子４に入力された外部信号は１時間ごとにシフト
レジスタの各段に順次伝達されて行きｎＸｔ時間後、ト
リガ回路１の入力に達する。この時、（ｎ−１）Ｘｔ待
時間間、入力端子４に低レベルの信号が継続すると、入
力端子４とシフトレジスタ５のＱｌからＱｎ−１の出力
が全て低レベルとなＪＮＯＲ回路６の出力は高レベルと
なる。

入力端子４の状態が高レベルの時、この状Ｂ’ｔ−検出
してｎ段のシフトレジスタ５の全ての内容をあらかじめ
高レベル出力状態にリセットしておけば上記の（ｎ−１
）Ｘｔ時間経過後、最終段のシフトレジスタの出力のみ
が高レベルとなる、従って、トリガ回路１を構成するＮ
ＡＮＤ回路の出力は（ｎ−ｉ）ｘｔ時間経過した時点で
高レベルから低レベルに変化する。さらに、クロック信
号が１クロツク入力されると最終段のシフトレジスタの
出力が高レベルから低レベルに変化するため入力端子４
の状態如何にかかわらずトリガ回路１の出力は高レベル
となる。この時のトリガ回路】の出力、つま）割込み信
号をマイクロコンピュータのＣＰＵが検出してプログラ
ムの流れを制御する。

以上説明し友ように、プログラムの命令にょシ設定した
検出時間の間、継続した低レベルが入力端子４に入力さ
れた時、始めてＣＰＵへ割込み信号を発生させることが
できる。

仮りに（ｎ−１）ｘｔ待時間間に高レベルの信号が入力
されるとシフトレジスタ５の初段の出力は高レベルとな
り、この時点で設定された時間はクリアされ、入力端子
４に入力される信号が高レベルから低レベルに変化した
時点から再び設定された時間のカウント’２開始するこ
とになる。

従って、雑音の様に高レベルと低レベルをランダムに続
けるような信号であると割込み信号は出力されないこと
になる。

次に、時間設定回路３でｐ個のスイッチを開すると、設
定される時間Ｔｐは Ｔｐ＝（ｐ−１）ｔ となり、前述した内容と同様（ｐ−１）ｘｔ時間経過し
た時点で割込み信号は高から低に変化し、次のクロック
つまりｐＸｔ時間経過しｔ時点で再び高に変化する。

シフトレジスタ５のクロック信号の発生を入力端子４の
状態が高から低に変化した時点で開始するようにしてお
けば、入力端子４へ信号金与える外部機器が誤動作を行
い、常に低レベル（高レベルが存在しない状態）の信号
を出力したとしても割込み信号は発生されず、正しく割
込み動作を行うことになる。

上記のような誤動作は外部機器の電源が断しているよう
な時に起こる。

ま友、割込み信号が発生された時点でシフトレジスタ５
のクロック発生を停止させれば、以降低レベルの信号が
続けて入力端子４に入力されている時に、続けて割込み
受付は可能状態に設定したとしても割込み信号は発生さ
れず、希望する信号のみを正しく受取ることができる。

時間設定回路３は、第２図ではシフトレジスタ５の段数
を変えることによって検出時間の長さを種々の値に設定
しているが、シフトレジスタ５のクロック信号の周期を
変化させることによっても同じように検出時間の長さを
種々の値にすることができる。

享らに、第２図は継続した低レベルの信号に対して割込
み信号全発生させるが、シフトレジスタの各段の出力に
インバータ回路を接続して反転し九出力金取出せば継続
した高レベルの信号に対して割込み信号全発生させるこ
とができる。

〔発明の効果〕

以上説明したように、本発明は、継続しｔ高または低レ
ベルを検出するレベル検出回路と、プログラム命令によ
りレベル検出回路の検出時間勤倹７の長さに設定できる
時間設定回路と、割込み信号を出力するトリガ回路とで
構成される割込み回路により、赤外線リモート・コント
ロール信号等全受信する際、蛍光灯等の雑音で動作せず
、正しいリモート・コントロール信号が入力された時の
み割込み信号が発生されるため、マイクロコンピュータ
のソフトウェアの負担を軽減させることができ、品質の
よいソフトウェアを得ることができるという効果がある
。

また、レベル検出回路の検出時間をプログラム命令によ
り種々の長さに設定できるようにしたことにより１　フ
ォーマットの異なったあらゆるリモート・コントロール
にも対応することができ、しかもプログラムによって時
間管理を常に行ってリモートコントロール信号を受取る
という必要もない。従って、その間他の動作を並列して
処理することができ、マイクロコンピュータの命令速度
を早くするのと同等の効果が得られる。

更に、本発明の割込み回路を、リモート・コントロール
信号ばかりでなくｓ　ＶＴＲ，オーディオ用カセットデ
ツキ等のモータの回転数を回転動作によって作られるパ
ルスで計測する応用に使用すれば、上述と同様にソフト
ウェアの負担を軽減出来るという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す割込み回路の詳細回路図、第３図は第２図
に示す割込み回路の動作を説明する友めの入力及び出力
信号の波形図である。 １・・・・・・トリガ回路、２・・・・・・レベル検出
回路、３・・・・・・時間設定回路、４・・・・・・入
力端子、５・・・・・・シフトレジスタ、６・・・・・
・ＮＯＲ回路、７・・・・・・出力端子。

Claims (1)

【特許請求の範囲】
1. 継続した高または低レベルの信号を検出するレベル検出
   回路と、プログラム命令によりレベル検出回路の検出時
   間を種々の長さに設定できる時間設定回路と、前記プロ
   グラム命令により設定された前記検出時間の間、継続し
   た高または低レベルの信号が前記レベル検出回路に入力
   された時に、割込み信号を出力するトリガ回路とを含む
   ことを特徴とする割込み回路。