JPS6070373A - テストシステム - Google Patents
テストシステムInfo
- Publication number
- JPS6070373A JPS6070373A JP58178604A JP17860483A JPS6070373A JP S6070373 A JPS6070373 A JP S6070373A JP 58178604 A JP58178604 A JP 58178604A JP 17860483 A JP17860483 A JP 17860483A JP S6070373 A JPS6070373 A JP S6070373A
- Authority
- JP
- Japan
- Prior art keywords
- address
- access memory
- death
- random access
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本梵明は、−デストシスｊムに関するしのであって、詳
しく（、↓、所定のデスト機ＯＬを有ゴる複数のテスト
モジコールを用いてテスト対象物に対づるテストを行う
ように溝成されたテストシステムに関Ｊるものであり、
各モジ＝Ｌ−ルの動作条イ！１の設定が共通の条１１設
定手段を用いることにより簡単に行え、デス１一対象物
の変更−）ゝ））０加に対して容易に対応でき、さらに
、比較的短時間で所定の一戸ス１へが実行−Ｃさる新し
いデストシスｊムを提供りるものである。
しく（、↓、所定のデスト機ＯＬを有ゴる複数のテスト
モジコールを用いてテスト対象物に対づるテストを行う
ように溝成されたテストシステムに関Ｊるものであり、
各モジ＝Ｌ−ルの動作条イ！１の設定が共通の条１１設
定手段を用いることにより簡単に行え、デス１一対象物
の変更−）ゝ））０加に対して容易に対応でき、さらに
、比較的短時間で所定の一戸ス１へが実行−Ｃさる新し
いデストシスｊムを提供りるものである。
デス１へシステムの一種に、アナロタ１−８１デス１へ
システムかある。一般に、このようなシステムで（Ｊ、
デストＪべきＬＳＩに応じて各アメ１−°シジーＪ−ル
の動作条１！４が設定され、所定のデス（−１１作が実
行される。ところで、従））４のシス−ツムにＪ３りる
動作条（′１の１曳定（ま、各モジトルの機ｒ１ヒｉｔ
１属性イ１どか配）小さ４１′Ｃいる説明用を読みなが
ら〒１わな＋Ｊ ＩＬ Ｕ ％ ラ−Ｊ−１Ｉ）Ｊｆｔ
条ｆ’ｌ 設’ｔＬ ｔ＝相当の１−数を要している。
システムかある。一般に、このようなシステムで（Ｊ、
デストＪべきＬＳＩに応じて各アメ１−°シジーＪ−ル
の動作条１！４が設定され、所定のデス（−１１作が実
行される。ところで、従））４のシス−ツムにＪ３りる
動作条（′１の１曳定（ま、各モジトルの機ｒ１ヒｉｔ
１属性イ１どか配）小さ４１′Ｃいる説明用を読みなが
ら〒１わな＋Ｊ ＩＬ Ｕ ％ ラ−Ｊ−１Ｉ）Ｊｆｔ
条ｆ’ｌ 設’ｔＬ ｔ＝相当の１−数を要している。
また、ラス１一対９！物の変更や追加に対しては、デス
トモジコールのみならづシスブム全体のｊｌ−１グラム
も変更しな（Ｊればならず、簡単に行うことはできない
。一方、デスト実？１にあたっては、設定さ（また各デ
ストモジコーールの動作条件を予め共通の制御部に（８
納しｃおき、その都度心数な設定データをルミ定のモジ
ュールに送り出Ｊように構成されＣいるのＣ１このよう
な前処理に相当の時間を要し、７スト実？１時間の短縮
を阻害づる一囚となっている。
トモジコールのみならづシスブム全体のｊｌ−１グラム
も変更しな（Ｊればならず、簡単に行うことはできない
。一方、デスト実？１にあたっては、設定さ（また各デ
ストモジコーールの動作条件を予め共通の制御部に（８
納しｃおき、その都度心数な設定データをルミ定のモジ
ュールに送り出Ｊように構成されＣいるのＣ１このよう
な前処理に相当の時間を要し、７スト実？１時間の短縮
を阻害づる一囚となっている。
木光明は、これらの従来の欠点を解決したしのＣあって
、前ｊホのシステムにおいて、各デストモジコールには
−］二（ｔブに１１？ッ→すから夕′・ンン］」−ドさ
れる複数のシークンス番号、制御コード、パラメータを
含む一連のデータかｌうシーケンス番号をモジ−１−ル
が判断しやＪ−いコード形式のアドレスに変換して格納
りるメー［りを設（プ、デスト実行時にｔｉｔ七ジュー
ルのメモリをシーケンス番号によりビｊ接アクレスし−
Ｃメしりから送出される）Ｊドレスに（５Ｙっ（各モジ
、：１−ルを駆動しＣ所定の一７ストを行５Ｊ、）にし
たことを１４徴と・Ｊるｂの（゛ある。。
、前ｊホのシステムにおいて、各デストモジコールには
−］二（ｔブに１１？ッ→すから夕′・ンン］」−ドさ
れる複数のシークンス番号、制御コード、パラメータを
含む一連のデータかｌうシーケンス番号をモジ−１−ル
が判断しやＪ−いコード形式のアドレスに変換して格納
りるメー［りを設（プ、デスト実行時にｔｉｔ七ジュー
ルのメモリをシーケンス番号によりビｊ接アクレスし−
Ｃメしりから送出される）Ｊドレスに（５Ｙっ（各モジ
、：１−ルを駆動しＣ所定の一７ストを行５Ｊ、）にし
たことを１４徴と・Ｊるｂの（゛ある。。
ＩＳ４ド、図面を用いＣ訂柵に説明づる。
図面（Ｊ、本発明の一実施例の要部を示すブロツウ（］
（ル）って、ＳＢ（よシステムパス、ｌ−Ｍはテストモ
ジュール、ＢＩＦはパスインタフェース、ＲＡ Ｍ Ｇ
、１ランダムノツクセスメモリ、ＣＰＵはブロレツナで
ある。
（ル）って、ＳＢ（よシステムパス、ｌ−Ｍはテストモ
ジュール、ＢＩＦはパスインタフェース、ＲＡ Ｍ Ｇ
、１ランダムノツクセスメモリ、ＣＰＵはブロレツナで
ある。
バスインタフェースＢＩＦにはシステムバスＳＢから例
えば１６ピツｈのシーツ７ンス番＠Ｓ１が加えられ、プ
１コセッサＣＰ ｊＪから例えば゛１６ビ自ットのアド
レスＳ２及びランタムアクセスメモリＲＡ Ｍに加える
アドレスをシステムパスＳＢ又はプロセッサＣＰＵに切
り換えるアドレス切換信号Ｓ３が加えられる。バスイン
タフェースＢＩＦからランタムアクセスメモリＲＡＭに
はこれら１Ｇピツ１〜のシークンス？Ｉｔ号＄１または
７１−レスＳ２が加えられ、ブロセッリＣＰＵにはシス
テムバス３ Ｂ１．ｓ ｒらのデータ到来を示づ検出信
号Ｓ、１が加えられる。
えば１６ピツｈのシーツ７ンス番＠Ｓ１が加えられ、プ
１コセッサＣＰ ｊＪから例えば゛１６ビ自ットのアド
レスＳ２及びランタムアクセスメモリＲＡ Ｍに加える
アドレスをシステムパスＳＢ又はプロセッサＣＰＵに切
り換えるアドレス切換信号Ｓ３が加えられる。バスイン
タフェースＢＩＦからランタムアクセスメモリＲＡＭに
はこれら１Ｇピツ１〜のシークンス？Ｉｔ号＄１または
７１−レスＳ２が加えられ、ブロセッリＣＰＵにはシス
テムバス３ Ｂ１．ｓ ｒらのデータ到来を示づ検出信
号Ｓ、１が加えられる。
ランダムアクセスメモリＲ△１１にｔよランタムアクセ
スメモリＲＡ ｌｖｌからブ］−１１？ツリＣＰＵに加
えられる１６ヒツ１〜のア１−レスを８ピッ１− ＋４
ｉ位Ｃ’にみ取るためにアドレスの」二位８ヒッ１〜ど
十位８ビットとを選択づるハイ１〜選択信号Ｓ５がゾ１
コレツリＣＰＵから加えられる。そして、ランタムアク
セスメモリＩ’＜ Ａ ｆｖｌとブ１コセツナＣＰＵと
の間Ｃ゛は８ビット単位で変換アドレスデータＳ６の授
受が行４つ４′する。
スメモリＲＡ ｌｖｌからブ］−１１？ツリＣＰＵに加
えられる１６ヒツ１〜のア１−レスを８ピッ１− ＋４
ｉ位Ｃ’にみ取るためにアドレスの」二位８ヒッ１〜ど
十位８ビットとを選択づるハイ１〜選択信号Ｓ５がゾ１
コレツリＣＰＵから加えられる。そして、ランタムアク
セスメモリＩ’＜ Ａ ｆｖｌとブ１コセツナＣＰＵと
の間Ｃ゛は８ビット単位で変換アドレスデータＳ６の授
受が行４つ４′する。
このにうに（１も成される装防の動作について説明Ｊる
。
。
、１．２Ｊ゛、ｊ−λ１〜動作の実１ｊに先立ら、シス
テムバスＳＢを介し−Ｃ十位ブ１コセツリ〈図示Ｖず）
から各ｉスト七ジ、１−ルに複数のシーケンス番号、制
御Ｉ＋ −１・、パラメータを含む一連のデータがダウ
ンロードされる。ここＣ゛、シーケンス番号はデストの
順番を表わＪものＣあり、制御コードはそのシーケンス
番号にＡｊ ｆ、Ｉる処理の内容（例えば測定糸（ｑ設
定、測定、設定解除など）を表ねりものＣあり、パラメ
ータは例えはＵ体向’ｃ′に条（’Ｉ段設定）Ｃ１を表
ねづしのである３、各５ス１へ［シ１−ル（まこれら−
池のノータからシーケンス番号をデストモジ゛ｌ−ルが
判断し一＼ゝ）りい１−１〜形式の７トレスに変換しく
シンク１１アク［！スメしりＲＡ Ｍに格納りる。
テムバスＳＢを介し−Ｃ十位ブ１コセツリ〈図示Ｖず）
から各ｉスト七ジ、１−ルに複数のシーケンス番号、制
御Ｉ＋ −１・、パラメータを含む一連のデータがダウ
ンロードされる。ここＣ゛、シーケンス番号はデストの
順番を表わＪものＣあり、制御コードはそのシーケンス
番号にＡｊ ｆ、Ｉる処理の内容（例えば測定糸（ｑ設
定、測定、設定解除など）を表ねりものＣあり、パラメ
ータは例えはＵ体向’ｃ′に条（’Ｉ段設定）Ｃ１を表
ねづしのである３、各５ス１へ［シ１−ル（まこれら−
池のノータからシーケンス番号をデストモジ゛ｌ−ルが
判断し一＼ゝ）りい１−１〜形式の７トレスに変換しく
シンク１１アク［！スメしりＲＡ Ｍに格納りる。
これにより、同じシーケンス番号による異４「る処理の
す＼ゝ）、異４するシーツ７ンスｍ号による同じ処理の
要求に対処づ゛ることかできる。ランダムアクセスメモ
リＲＡ〜１への変換アドレスＳ６の格納にあたってはラ
ンダムアクセスメモリＲＡＭへのアドレスがプロセッサ
ＣＰｔＪから加えられるようにバスインタフェースＢＩ
Ｆに対しアドレス切換信号Ｓ３を加える。このようにし
てランダムアクセスメモリＲＡＭへの変換アドレスＳ６
の格納が完了したら、フ“ロレツ９− ＣＰ Ｕはラン
ダムアクヒスメモリＲＡ Ｎ４へのアドレスがパスイン
タフ１−スＢＩＦから加えられるようにバスインタフェ
ースＢＩＦに対しアドレス切換信号＄３を加える。シス
テムバスＳＢにテスト実ｉテのＩご（Ｖ）のシーケンス
番号Ｓ１か送られてくると、ハスインタフ■−スＢＩＦ
はデータ到来を表わづ検出信号Ｓ４をブ１」レッリ−Ｃ
Ｐ ＬＪに加える。プロセツリｃ ｐ ｕ Ｌｌ、ハイ
Ｉ−選択信号Ｓｓをランタム７ノク［Ｚスメし１．Ｊ
ＲＡ Ｎ−１にＩＪＩ＋える。イして、ランダムノ７ク
レスメしりＲＡＭからはハスインタフ［−スＢｉＦを介
してシステムバスＳ １３から加えらＩＩるシーノノン
スＷｆｉＱ ３１に従って変換アドレスＳ６が直］）（
読み出され、バイ１〜選択信号Ｓ５に従っＣ８ピッ１〜
ｆつブ［１けツリＣＰ Ｕに読み取られる。ブＬルッリ
−ＣＰＵはこのＪ、うにしＣ読み取った２換アドレスＳ
６に従って所定のテスト動作を実行Ｊる。
す＼ゝ）、異４するシーツ７ンスｍ号による同じ処理の
要求に対処づ゛ることかできる。ランダムアクセスメモ
リＲＡ〜１への変換アドレスＳ６の格納にあたってはラ
ンダムアクセスメモリＲＡＭへのアドレスがプロセッサ
ＣＰｔＪから加えられるようにバスインタフェースＢＩ
Ｆに対しアドレス切換信号Ｓ３を加える。このようにし
てランダムアクセスメモリＲＡＭへの変換アドレスＳ６
の格納が完了したら、フ“ロレツ９− ＣＰ Ｕはラン
ダムアクヒスメモリＲＡ Ｎ４へのアドレスがパスイン
タフ１−スＢＩＦから加えられるようにバスインタフェ
ースＢＩＦに対しアドレス切換信号＄３を加える。シス
テムバスＳＢにテスト実ｉテのＩご（Ｖ）のシーケンス
番号Ｓ１か送られてくると、ハスインタフ■−スＢＩＦ
はデータ到来を表わづ検出信号Ｓ４をブ１」レッリ−Ｃ
Ｐ ＬＪに加える。プロセツリｃ ｐ ｕ Ｌｌ、ハイ
Ｉ−選択信号Ｓｓをランタム７ノク［Ｚスメし１．Ｊ
ＲＡ Ｎ−１にＩＪＩ＋える。イして、ランダムノ７ク
レスメしりＲＡＭからはハスインタフ［−スＢｉＦを介
してシステムバスＳ １３から加えらＩＩるシーノノン
スＷｆｉＱ ３１に従って変換アドレスＳ６が直］）（
読み出され、バイ１〜選択信号Ｓ５に従っＣ８ピッ１〜
ｆつブ［１けツリＣＰ Ｕに読み取られる。ブＬルッリ
−ＣＰＵはこのＪ、うにしＣ読み取った２換アドレスＳ
６に従って所定のテスト動作を実行Ｊる。
このような（ｔ！１成にＪ、れば、シーケンス番号によ
り直接各デス１へモジュールのランダムアクヒスメモリ
［く△Ｍをｊ！クレスして変換アドレスを読み出すこと
かでさるのて、ソフトウエノ２により検索覆る場合に比
べＣ読Ｊ）出しに要する時間を大幅に短縮することか（
きる。特に、１６ビツ１〜のデータから８ピッ１−のプ
ロヒッリＣＰ Ｕで必要な１Ｇヒツ１〜のデータを検素
・ｊる場合には相当の演紳時間か必要と４１−るか、こ
のように組成Ｊることにより検索のＩ：めの滴り）０４
間を零にづることが（きる１１、した、７スト実行時に
は、上位プロレッリＣＰ Ｕからはシーケンス番号を送
り出すたりてよく、より一層の７スト実ｔｊｌｌ、目１
１１の短縮が図れる。また、このよう４ｃ描成によれ（
、■、−ｊスト刻客物の変更や追加に対し−（は必要な
−１−スミ−モジコールの動作条＋１を例えばターミナ
ルを用いて変更づ″ればよく、容易に対処することがで
きる。
り直接各デス１へモジュールのランダムアクヒスメモリ
［く△Ｍをｊ！クレスして変換アドレスを読み出すこと
かでさるのて、ソフトウエノ２により検索覆る場合に比
べＣ読Ｊ）出しに要する時間を大幅に短縮することか（
きる。特に、１６ビツ１〜のデータから８ピッ１−のプ
ロヒッリＣＰ Ｕで必要な１Ｇヒツ１〜のデータを検素
・ｊる場合には相当の演紳時間か必要と４１−るか、こ
のように組成Ｊることにより検索のＩ：めの滴り）０４
間を零にづることが（きる１１、した、７スト実行時に
は、上位プロレッリＣＰ Ｕからはシーケンス番号を送
り出すたりてよく、より一層の７スト実ｔｊｌｌ、目１
１１の短縮が図れる。また、このよう４ｃ描成によれ（
、■、−ｊスト刻客物の変更や追加に対し−（は必要な
−１−スミ−モジコールの動作条＋１を例えばターミナ
ルを用いて変更づ″ればよく、容易に対処することがで
きる。
以上説明したように、本発明によれば、各デストモジユ
ールの動作時の動作条１９の設定が比較的短時間で簡単
に行え、テスト対象物の変更や追加に容易に対応でき、
さらに、デストし短時間で実行できる複数のデストモジ
ユールを用いたテストシステムが実現でき、ＬＳＩのみ
ならず、各種の対象物のテストシステムとして実用上の
効果は大きい。
ールの動作時の動作条１９の設定が比較的短時間で簡単
に行え、テスト対象物の変更や追加に容易に対応でき、
さらに、デストし短時間で実行できる複数のデストモジ
ユールを用いたテストシステムが実現でき、ＬＳＩのみ
ならず、各種の対象物のテストシステムとして実用上の
効果は大きい。
図面は本発明の一実施例を示タフロック図である。
Ｓ Ｂ・・・システムバス、Ｔ Ｍ・・・デストモジコ
ール、［３１Ｆ・・・バスインタフェース、ＲＡ Ｍ・
・・ランタムノックセスメモリ、ＣＰ Ｌｌ・・・ブ［
ルッリ゛。
ール、［３１Ｆ・・・バスインタフェース、ＲＡ Ｍ・
・・ランタムノックセスメモリ、ＣＰ Ｌｌ・・・ブ［
ルッリ゛。
Claims (1)
- 【特許請求の範囲】 所定のテスト機ＯＬをイラする複数のデスト七ジコール
を用い【デストタ・１象物に対づるデス］〜を行うよう
に’Ａ ／戊されたテストシステムにおいて、各デスＩ
・モジコールに（，１十位）１」セックからタウンロー
１〜される複数のンーノ７ンス番号、制ｉｌｌ 、、Ｊ
−ド。 ハラメータを占む−）虫のデータｌ）＋ ｔろシーケン
ス番号を−しジー１−ルが判断しヤ】ηいロー１〜形式
の１１〜レスに変換して格納りるメモリを設置、−’ｚ
’ス［・実１ｊ１１．’ｉ Ｍ ＩＬＬ Ｅシ１−ルの
メしりをシー１７ンス番号にＪ、すｌｌ’ｌ接）７り（
イスしＣヌ七りから送出される）２１−レスに従ノＣ８
［シｌ−ルを駆動し・（所定のｊスト４−１」）Ｊ、−
Ｊにしｌどことを１！酉マタとり＜）デストシスノ／１
．。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178604A JPH0766032B2 (ja) | 1983-09-27 | 1983-09-27 | テストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178604A JPH0766032B2 (ja) | 1983-09-27 | 1983-09-27 | テストシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070373A true JPS6070373A (ja) | 1985-04-22 |
| JPH0766032B2 JPH0766032B2 (ja) | 1995-07-19 |
Family
ID=16051354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178604A Expired - Lifetime JPH0766032B2 (ja) | 1983-09-27 | 1983-09-27 | テストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766032B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152380A (ja) * | 1987-09-14 | 1989-06-14 | Texas Instr Inc <Ti> | Ｖｌｓｉテスト・システム用ファンクション・アレイ逐次システム |
| JPH0288113U (ja) * | 1988-12-26 | 1990-07-12 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55126842A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Automatic testing equipment for vehicle |
| JPS5698302A (en) * | 1979-12-29 | 1981-08-07 | Mitsubishi Electric Corp | Test station for monitoring system |
-
1983
- 1983-09-27 JP JP58178604A patent/JPH0766032B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55126842A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Automatic testing equipment for vehicle |
| JPS5698302A (en) * | 1979-12-29 | 1981-08-07 | Mitsubishi Electric Corp | Test station for monitoring system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152380A (ja) * | 1987-09-14 | 1989-06-14 | Texas Instr Inc <Ti> | Ｖｌｓｉテスト・システム用ファンクション・アレイ逐次システム |
| JPH0288113U (ja) * | 1988-12-26 | 1990-07-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766032B2 (ja) | 1995-07-19 |
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