JPH0766150A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0766150A JPH0766150A JP21416193A JP21416193A JPH0766150A JP H0766150 A JPH0766150 A JP H0766150A JP 21416193 A JP21416193 A JP 21416193A JP 21416193 A JP21416193 A JP 21416193A JP H0766150 A JPH0766150 A JP H0766150A
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Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 イオン注入層の活性化のためのアニールを行
う場合に、アニールによる保護膜の膜破損を防止すると
ともにイオン注入層の高活性化率を実現することができ
る、半導体装置の製造方法を提供すること。 【構成】 半導体基板上にイオン注入後、イオン注入層
の活性化のためのアニールを行う工程を有する半導体装
置の製造方法において、プラズマＣＶＤ法により、前記
半導体基板上に連続的に膜質が変化したＳｉＮｘ膜を１
回の成膜工程で形成し、前記ＳｉＮｘ膜を保護膜とし
て、イオン注入層の活性化のためのアニールを行う半導
体装置の製造方法。
う場合に、アニールによる保護膜の膜破損を防止すると
ともにイオン注入層の高活性化率を実現することができ
る、半導体装置の製造方法を提供すること。 【構成】 半導体基板上にイオン注入後、イオン注入層
の活性化のためのアニールを行う工程を有する半導体装
置の製造方法において、プラズマＣＶＤ法により、前記
半導体基板上に連続的に膜質が変化したＳｉＮｘ膜を１
回の成膜工程で形成し、前記ＳｉＮｘ膜を保護膜とし
て、イオン注入層の活性化のためのアニールを行う半導
体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、半導体基板上にイオン注入後、イオン注
入層の活性化のためのアニールを行う工程を有する半導
体装置の製造方法に関する。
に関し、特に、半導体基板上にイオン注入後、イオン注
入層の活性化のためのアニールを行う工程を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、電界効果トランジスタ（以
下、ＦＥＴと記す）の製造においては、ＦＥＴの特性
（高周波性、高速性）を改善し、ＦＥＴを含む半導体集
積回路装置の集積密度を高めるために、ゲート電極また
はダミーゲートをマスクとしてイオン注入を行なった
後、アニール（熱処理）を施してイオン注入層を活性化
するセルフアライメント法が一般的に行われている。例
えば、ＧａＡｓショットキーゲートＦＥＴ（以下、Ｇａ
ＡｓＭＥＳＦＥＴと記す）では、セルフアライメント法
によるイオン注入を行った後、イオン注入層を活性化す
るための高温によるアニールが行われる。
下、ＦＥＴと記す）の製造においては、ＦＥＴの特性
（高周波性、高速性）を改善し、ＦＥＴを含む半導体集
積回路装置の集積密度を高めるために、ゲート電極また
はダミーゲートをマスクとしてイオン注入を行なった
後、アニール（熱処理）を施してイオン注入層を活性化
するセルフアライメント法が一般的に行われている。例
えば、ＧａＡｓショットキーゲートＦＥＴ（以下、Ｇａ
ＡｓＭＥＳＦＥＴと記す）では、セルフアライメント法
によるイオン注入を行った後、イオン注入層を活性化す
るための高温によるアニールが行われる。
【０００３】図４は、ダミーゲート型セルフアライメン
ト法を用いたＧａＡｓＭＥＳＦＥＴの製造プロセスを示
したものである。まず、同図（ａ）に示すように、Ｇａ
Ａｓからなる半導体基板１上部にＳｉイオンを注入して
ｎ型注入層２を形成する。次に、ｎ型注入層２上にＳｉ
Ｎｘ等からなる絶縁膜をＣＶＤ法等により形成し、パタ
ーニングを行って、同図（ｂ）に示すように、ダミーゲ
ート３を形成する。その後、寄生抵抗を低減するため
に、Ｓｉイオンを注入して、同図（ｃ）に示すように、
ｎ型高濃度注入層４を形成する。このとき、ダミーゲー
ト３の位置によってｎ型高濃度注入層４の位置も決定さ
れ、ｎ型高濃度注入層４が自己整合的に形成される。
ト法を用いたＧａＡｓＭＥＳＦＥＴの製造プロセスを示
したものである。まず、同図（ａ）に示すように、Ｇａ
Ａｓからなる半導体基板１上部にＳｉイオンを注入して
ｎ型注入層２を形成する。次に、ｎ型注入層２上にＳｉ
Ｎｘ等からなる絶縁膜をＣＶＤ法等により形成し、パタ
ーニングを行って、同図（ｂ）に示すように、ダミーゲ
ート３を形成する。その後、寄生抵抗を低減するため
に、Ｓｉイオンを注入して、同図（ｃ）に示すように、
ｎ型高濃度注入層４を形成する。このとき、ダミーゲー
ト３の位置によってｎ型高濃度注入層４の位置も決定さ
れ、ｎ型高濃度注入層４が自己整合的に形成される。
【０００４】次に、ｎ型注入層２及びｎ型高濃度注入層
４の活性化アニールを行った後、同図（ｄ）に示すよう
に、ｎ型高濃度注入層４上にソース電極５及びドレイン
電極６を形成する。その後、ダミーゲート３をエッチン
グ除去した後、同図（ｅ）に示すように、ゲート電極７
を形成する。
４の活性化アニールを行った後、同図（ｄ）に示すよう
に、ｎ型高濃度注入層４上にソース電極５及びドレイン
電極６を形成する。その後、ダミーゲート３をエッチン
グ除去した後、同図（ｅ）に示すように、ゲート電極７
を形成する。
【０００５】ところで、上記のｎ型注入層２及びｎ型高
濃度注入層４を活性化するには、ｎ型高濃度注入層４を
形成した後、８００℃以上の高温アニールが必要とな
る。このとき、このアニールにともなう半導体基板１表
面の熱分解を抑制するために、ｎ型高濃度注入層４及び
ダミーゲート３を覆うように保護膜を形成した後アニー
ルを行う、いわゆる「キャップアニール法」が多用され
ている。このキャップアニール法において重要な点は、
注入イオンを効率よく活性化させることである。
濃度注入層４を活性化するには、ｎ型高濃度注入層４を
形成した後、８００℃以上の高温アニールが必要とな
る。このとき、このアニールにともなう半導体基板１表
面の熱分解を抑制するために、ｎ型高濃度注入層４及び
ダミーゲート３を覆うように保護膜を形成した後アニー
ルを行う、いわゆる「キャップアニール法」が多用され
ている。このキャップアニール法において重要な点は、
注入イオンを効率よく活性化させることである。
【０００６】従来、前記保護膜として、ＣＶＤ法により
形成したＳｉＮｘ膜が有効であることが知られている。
しかし、このＳｉＮｘ膜は、高温アニールによる膜破損
を起こしやすく、膜破損を防止するためには、その膜応
力、膜厚を限定することが必要である。一方、膜破損を
起こしにくく、膜応力、膜厚を比較的自由に変化させて
形成することができるＳｉＯ2 膜を保護膜として用いた
キャップアニール法も試みられている。しかし、この場
合は、Ａｓ等の拡散により、イオン注入層の特性は劣化
する等の問題がある。
形成したＳｉＮｘ膜が有効であることが知られている。
しかし、このＳｉＮｘ膜は、高温アニールによる膜破損
を起こしやすく、膜破損を防止するためには、その膜応
力、膜厚を限定することが必要である。一方、膜破損を
起こしにくく、膜応力、膜厚を比較的自由に変化させて
形成することができるＳｉＯ2 膜を保護膜として用いた
キャップアニール法も試みられている。しかし、この場
合は、Ａｓ等の拡散により、イオン注入層の特性は劣化
する等の問題がある。
【０００７】そこで、図５に示すように、ｎ型高濃度注
入層４及びダミーゲート３を覆うようにＳｉＮｘからな
る第１保護膜８ａを形成し、第１保護膜８ａ上に第２保
護膜８ｂを形成した２層構造の保護膜が提案されてい
る。第１保護膜８ａは、熱破損を防ぐために、屈折率が
小さく（０．９５程度）、比較的柔らかい膜からなって
いる。また、第２保護膜８ｂは、半導体基板１からのＡ
ｓ抜けを防ぐために、屈折率が大きく（２．０５程
度）、比較的硬い膜からなっている。
入層４及びダミーゲート３を覆うようにＳｉＮｘからな
る第１保護膜８ａを形成し、第１保護膜８ａ上に第２保
護膜８ｂを形成した２層構造の保護膜が提案されてい
る。第１保護膜８ａは、熱破損を防ぐために、屈折率が
小さく（０．９５程度）、比較的柔らかい膜からなって
いる。また、第２保護膜８ｂは、半導体基板１からのＡ
ｓ抜けを防ぐために、屈折率が大きく（２．０５程
度）、比較的硬い膜からなっている。
【０００８】
【発明が解決しようとする課題】ところが、上記従来例
の図５に示すような２層構造の保護膜の形成には、２回
の成膜工程を必要とし、製造コストが高くなるという問
題がある。さらに、２層構造のため、膜質の変化が不連
続となり、第１保護膜と第２保護膜の界面にストレスが
生じ、割れ等の膜破損が起こりやすいという問題があ
る。
の図５に示すような２層構造の保護膜の形成には、２回
の成膜工程を必要とし、製造コストが高くなるという問
題がある。さらに、２層構造のため、膜質の変化が不連
続となり、第１保護膜と第２保護膜の界面にストレスが
生じ、割れ等の膜破損が起こりやすいという問題があ
る。
【０００９】そこで、本発明の目的は、イオン注入層の
活性化のためのアニールを行う場合に、以上のような従
来のキャップアニール用保護膜が持つ種々の問題点を解
消し、アニールによる保護膜の膜破損を防止するととも
にイオン注入層の高活性化率を実現することができる、
半導体装置の製造方法を提供することにある。
活性化のためのアニールを行う場合に、以上のような従
来のキャップアニール用保護膜が持つ種々の問題点を解
消し、アニールによる保護膜の膜破損を防止するととも
にイオン注入層の高活性化率を実現することができる、
半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上にイオン注入後、イオン注
入層の活性化のためのアニールを行う工程を有する半導
体装置の製造方法において、プラズマＣＶＤ法により、
前記半導体基板上に連続的に膜質が変化したＳｉＮｘ膜
を１回の成膜工程で形成し、前記ＳｉＮｘ膜を保護膜と
して、イオン注入層の活性化のためのアニールを行うこ
とを特徴とするものである。
に、本発明は、半導体基板上にイオン注入後、イオン注
入層の活性化のためのアニールを行う工程を有する半導
体装置の製造方法において、プラズマＣＶＤ法により、
前記半導体基板上に連続的に膜質が変化したＳｉＮｘ膜
を１回の成膜工程で形成し、前記ＳｉＮｘ膜を保護膜と
して、イオン注入層の活性化のためのアニールを行うこ
とを特徴とするものである。
【００１１】
【作用】上記の構成によれば、連続的に膜質が変化した
キャップアニール用保護膜を１回の成膜工程で形成する
ことができ、保護膜の下層部には、アニールの熱による
膜破損を起こさない膜質の膜を、そして、保護膜の上層
部には、半導体基板からのＡｓ抜けを防止する膜質の膜
を形成することができる
キャップアニール用保護膜を１回の成膜工程で形成する
ことができ、保護膜の下層部には、アニールの熱による
膜破損を起こさない膜質の膜を、そして、保護膜の上層
部には、半導体基板からのＡｓ抜けを防止する膜質の膜
を形成することができる
【００１２】
【実施例】以下、図面を参照して、本発明の一実施例に
係るＧａＡｓＭＥＳＦＥＴの製造方法について説明す
る。なお、図において、図４及び図５に示す従来例と同
一部分については同一符号を付して、その説明を省略す
る。
係るＧａＡｓＭＥＳＦＥＴの製造方法について説明す
る。なお、図において、図４及び図５に示す従来例と同
一部分については同一符号を付して、その説明を省略す
る。
【００１３】本実施例においても、従来例の図４で説明
したように、まず、ＧａＡｓからなる半導体基板１上に
Ｓｉイオンを注入してｎ型注入層２を形成する。次に、
ｎ型注入層２上にＳｉＮｘからなるダミーゲート３を形
成した後、Ｓｉイオンを注入してｎ型高濃度注入層４を
形成する。次に、ｎ型注入層２及びｎ型高濃度注入層４
を活性化するためのアニールを行なった後、ソース電極
５及びドレイン電極６を形成する。その後、ダミーゲー
ト３をエッチング除去した後、ゲート電極７を形成す
る。
したように、まず、ＧａＡｓからなる半導体基板１上に
Ｓｉイオンを注入してｎ型注入層２を形成する。次に、
ｎ型注入層２上にＳｉＮｘからなるダミーゲート３を形
成した後、Ｓｉイオンを注入してｎ型高濃度注入層４を
形成する。次に、ｎ型注入層２及びｎ型高濃度注入層４
を活性化するためのアニールを行なった後、ソース電極
５及びドレイン電極６を形成する。その後、ダミーゲー
ト３をエッチング除去した後、ゲート電極７を形成す
る。
【００１４】上記ｎ型注入層２及びｎ型高濃度注入層４
の活性化のためのアニールを行うとき、キャップアニー
ル用保護膜を形成する。以下、この保護膜の形成につい
て、具体的に説明する。
の活性化のためのアニールを行うとき、キャップアニー
ル用保護膜を形成する。以下、この保護膜の形成につい
て、具体的に説明する。
【００１５】ｎ型高濃度注入層４を形成した後、図１に
示すように、プラズマＣＶＤにより、ｎ型高濃度注入層
４及びダミーゲート３を覆うように、アニール用保護膜
としてのＳｉＮｘ膜８を形成する。このときの成膜形成
条件を表１に示す。
示すように、プラズマＣＶＤにより、ｎ型高濃度注入層
４及びダミーゲート３を覆うように、アニール用保護膜
としてのＳｉＮｘ膜８を形成する。このときの成膜形成
条件を表１に示す。
【００１６】
【表１】
【００１７】この条件において、ＳｉＮｘ膜８を形成す
る場合、半導体基板１温度は、図２に示すように、室温
程度の表１に示す各ガスを導入した後、約３０秒後に２
９５℃になり、約１分後に３００℃となる。また、形成
されるＳｉＮｘ膜８の屈折率は、半導体基板１温度が２
９５℃の時には、１．９０〜１．９５となり、半導体基
板１温度が３００℃の時には、２．００〜２．０５とな
る。
る場合、半導体基板１温度は、図２に示すように、室温
程度の表１に示す各ガスを導入した後、約３０秒後に２
９５℃になり、約１分後に３００℃となる。また、形成
されるＳｉＮｘ膜８の屈折率は、半導体基板１温度が２
９５℃の時には、１．９０〜１．９５となり、半導体基
板１温度が３００℃の時には、２．００〜２．０５とな
る。
【００１８】ここで、屈折率が１．９０〜１．９５のＳ
ｉＮｘ膜は、比較的柔らかく高温アニールによる膜破損
を起こしにくい。一方、屈折率が２．００〜２．０５の
ＳｉＮｘ膜は、比較的硬く密なため、半導体基板からの
Ａｓ抜けを防止する。
ｉＮｘ膜は、比較的柔らかく高温アニールによる膜破損
を起こしにくい。一方、屈折率が２．００〜２．０５の
ＳｉＮｘ膜は、比較的硬く密なため、半導体基板からの
Ａｓ抜けを防止する。
【００１９】そこで、室温程度の各ガス導入の約３０秒
後から成膜を開始し、数分間成膜を継続すると、図３に
示すように、成膜開始から約１分間は、屈折率が連続的
に変化したＳｉＮｘ膜８が、その後数分間は、一定の屈
折率のＳｉＮｘ膜８が形成され、連続した１層構造のＳ
ｉＮｘ膜８が得られる。
後から成膜を開始し、数分間成膜を継続すると、図３に
示すように、成膜開始から約１分間は、屈折率が連続的
に変化したＳｉＮｘ膜８が、その後数分間は、一定の屈
折率のＳｉＮｘ膜８が形成され、連続した１層構造のＳ
ｉＮｘ膜８が得られる。
【００２０】つまり、上記方法により、半導体基板１上
に、比較的柔らかく高温アニールによる膜破損を起こさ
ない膜から、比較的硬く密なため半導体基板からのＡｓ
抜けを防止できる膜に、連続的に膜質が変化した１層か
らなるＳｉＮｘ膜８を、１回の成膜工程で形成すること
ができる。
に、比較的柔らかく高温アニールによる膜破損を起こさ
ない膜から、比較的硬く密なため半導体基板からのＡｓ
抜けを防止できる膜に、連続的に膜質が変化した１層か
らなるＳｉＮｘ膜８を、１回の成膜工程で形成すること
ができる。
【００２１】なお、上記実施例では、表１に示すような
成膜形成条件及び上記の成膜開始時間等でＳｉＮｘ膜を
形成したが、これにかぎることはなく、他の条件、組み
合わせにより、所望の膜質のＳｉＮｘ膜を連続的に形成
することができる。また、ダミーゲート型セルフアライ
メント法による製法について説明したが、これに限るこ
とはなく、ゲート電極形成後、イオン注入を行う耐熱ゲ
ート型セルフアライメント法による製法等にも、本発明
を適用することができる。
成膜形成条件及び上記の成膜開始時間等でＳｉＮｘ膜を
形成したが、これにかぎることはなく、他の条件、組み
合わせにより、所望の膜質のＳｉＮｘ膜を連続的に形成
することができる。また、ダミーゲート型セルフアライ
メント法による製法について説明したが、これに限るこ
とはなく、ゲート電極形成後、イオン注入を行う耐熱ゲ
ート型セルフアライメント法による製法等にも、本発明
を適用することができる。
【００２２】さらに、上記実施例では、ＧａＡｓＭＥＳ
ＦＥＴについて説明したが、ＨＥＭＴ、または他の化合
物半導体素子等、イオン注入後、活性化アニールを行う
半導体装置一般に、本発明を適用することができる。
ＦＥＴについて説明したが、ＨＥＭＴ、または他の化合
物半導体素子等、イオン注入後、活性化アニールを行う
半導体装置一般に、本発明を適用することができる。
【００２３】
【発明の効果】以上説明したように、本発明に係るアニ
ール用保護膜の製造方法によれば、高温アニールによる
膜破損を起こさない膜から、イオン注入層の活性化に有
効、すなわち半導体基板からのＡｓ抜けを防止する膜
に、連続的に膜質が変化する１層構造のＳｉＮｘ膜を、
１回の成膜工程で形成することができる。すなわち、ア
ニール用保護膜の製造コストを低減できる。
ール用保護膜の製造方法によれば、高温アニールによる
膜破損を起こさない膜から、イオン注入層の活性化に有
効、すなわち半導体基板からのＡｓ抜けを防止する膜
に、連続的に膜質が変化する１層構造のＳｉＮｘ膜を、
１回の成膜工程で形成することができる。すなわち、ア
ニール用保護膜の製造コストを低減できる。
【００２４】また、得られた保護膜としてのＳｉＮｘ膜
は、アニールの熱等による膜破損を起こさず、イオン注
入層の活性化に有効にはたらき、さらに、連続的に膜質
が変化しているので、膜質の不連続による割れ等の膜破
損も生じない。したがって、このＳｉＮｘ膜を保護膜と
してイオン注入層の活性化のためのアニールを行った場
合、アニールにともなう半導体基板表面の熱分解を抑止
するとともに、イオン注入層の高活性化率を実現するこ
とできる。すなわち、高性能、高品質の半導体装置を得
ることができる。
は、アニールの熱等による膜破損を起こさず、イオン注
入層の活性化に有効にはたらき、さらに、連続的に膜質
が変化しているので、膜質の不連続による割れ等の膜破
損も生じない。したがって、このＳｉＮｘ膜を保護膜と
してイオン注入層の活性化のためのアニールを行った場
合、アニールにともなう半導体基板表面の熱分解を抑止
するとともに、イオン注入層の高活性化率を実現するこ
とできる。すなわち、高性能、高品質の半導体装置を得
ることができる。
【図１】本発明のキャップアニール用保護膜を形成した
ＧａＡｓＭＥＳＦＥＴの断面図である。
ＧａＡｓＭＥＳＦＥＴの断面図である。
【図２】本発明のキャップアニール用保護膜形成時の半
導体基板温度と経過時間の関係を示すグラフである。
導体基板温度と経過時間の関係を示すグラフである。
【図３】本発明のキャップアニール用保護膜形成時の保
護膜の屈折率と経過時間の関係を示すグラフである。
護膜の屈折率と経過時間の関係を示すグラフである。
【図４】本発明及び従来例の一実施例に係るＧａＡｓＭ
ＥＳＦＥＴの各製造工程を示す図である。
ＥＳＦＥＴの各製造工程を示す図である。
【図５】従来例のキャップアニール用保護膜を形成した
ＧａＡｓＭＥＳＦＥＴの断面図である。
ＧａＡｓＭＥＳＦＥＴの断面図である。
１ 半導体基板 ２ ｎ型注入層 ３ ダミーゲート ４ ｎ型高濃度注入層 ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 ８ ＳｉＮｘ膜（保護膜）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812
Claims (1)
- 【請求項１】 半導体基板上にイオン注入後、イオン注
入層の活性化のためのアニールを行う工程を有する半導
体装置の製造方法において、 プラズマＣＶＤ法により、前記半導体基板上に連続的に
膜質が変化したＳｉＮｘ膜を１回の成膜工程で形成し、 前記ＳｉＮｘ膜を保護膜として、イオン注入層の活性化
のためのアニールを行うことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21416193A JPH0766150A (ja) | 1993-08-30 | 1993-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21416193A JPH0766150A (ja) | 1993-08-30 | 1993-08-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766150A true JPH0766150A (ja) | 1995-03-10 |
Family
ID=16651251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21416193A Pending JPH0766150A (ja) | 1993-08-30 | 1993-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766150A (ja) |
-
1993
- 1993-08-30 JP JP21416193A patent/JPH0766150A/ja active Pending
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