JPH0766256B2 - 画像表示装置 - Google Patents
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- JPH0766256B2 JPH0766256B2 JP61219982A JP21998286A JPH0766256B2 JP H0766256 B2 JPH0766256 B2 JP H0766256B2 JP 61219982 A JP61219982 A JP 61219982A JP 21998286 A JP21998286 A JP 21998286A JP H0766256 B2 JPH0766256 B2 JP H0766256B2
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は液晶マトリックスパネルを用いた画像表示装置
に関する。
に関する。
（ロ） 従来の技術 第６図は液晶TV装置に用いられるアクティブマトリック
ス液晶パネルを採用した液晶表示装置を示す図であり、
この様な装置は例えば特開昭57−41078号公報に記載さ
れている。
ス液晶パネルを採用した液晶表示装置を示す図であり、
この様な装置は例えば特開昭57−41078号公報に記載さ
れている。
同図において、アクティブマトリックス型の液晶パネル
（１）はＸ方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍ
×ｎ個のアモルファスシリコン（ａ−si）よりなるTFT
（薄膜トランジスタ）（1a）及び液晶電極（1b）が図示
の如くマトリクス状に接続され、各行（G1,G2、……G
m）及び各列（D1、D2、……Dn）は夫々、行ドライバ
（２）及び列ドライバ（３）に接続されている。前記行
ドライバはｍ段のシフトレジスタ（2a）及び出力回路
（2b）により構成され、前記列ドライバはｎ段のシフト
レジスタ（3a）、サンプルホールド回路（3b）及び出力
回路（3c）により構成される。（４）は同期制御回路で
あり、水平同期信号（Hp）及び垂直同期信号（Vp）に基
づいて第１、第２スタートパルス（ST1）（ST2）及び第
１、第２クロックパルス（CP1）（CP2）を作成する。
（１）はＸ方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍ
×ｎ個のアモルファスシリコン（ａ−si）よりなるTFT
（薄膜トランジスタ）（1a）及び液晶電極（1b）が図示
の如くマトリクス状に接続され、各行（G1,G2、……G
m）及び各列（D1、D2、……Dn）は夫々、行ドライバ
（２）及び列ドライバ（３）に接続されている。前記行
ドライバはｍ段のシフトレジスタ（2a）及び出力回路
（2b）により構成され、前記列ドライバはｎ段のシフト
レジスタ（3a）、サンプルホールド回路（3b）及び出力
回路（3c）により構成される。（４）は同期制御回路で
あり、水平同期信号（Hp）及び垂直同期信号（Vp）に基
づいて第１、第２スタートパルス（ST1）（ST2）及び第
１、第２クロックパルス（CP1）（CP2）を作成する。
第７図は行ドライバの各波形を示す図であり同図（ａ）
は映像信号を表わし、第６図の垂直同期信号（Vp）及び
水平同期信号（Hp）が重畳されている。図中、T1は垂直
同期信号区間、T2は垂直帰線区間、T3は映像信号区間で
ある。
は映像信号を表わし、第６図の垂直同期信号（Vp）及び
水平同期信号（Hp）が重畳されている。図中、T1は垂直
同期信号区間、T2は垂直帰線区間、T3は映像信号区間で
ある。
シフトレジスタ（2a）には第７図（ｂ）（ｃ）の垂直同
期信号に同期した第１スタートパルス（ST1）及び水平
同期信号に同期した第１クロックパルス（CP1）が与え
られ、各行G1、G2……には（ｄ）（ｅ）（ｆ）に示す如
く1H（１水平期間）づつずらされた電圧波形が印加され
る。この電圧波形により水平帰線区間において各行のTF
T（1a）を順次ONさせ各画素に液晶駆動電圧を印加す
る。
期信号に同期した第１スタートパルス（ST1）及び水平
同期信号に同期した第１クロックパルス（CP1）が与え
られ、各行G1、G2……には（ｄ）（ｅ）（ｆ）に示す如
く1H（１水平期間）づつずらされた電圧波形が印加され
る。この電圧波形により水平帰線区間において各行のTF
T（1a）を順次ONさせ各画素に液晶駆動電圧を印加す
る。
一方、列ドライバ（３）の各部波形は第８図に示すよう
になる。列ドライバは各1H区間において同じ動作をくり
かえる。第８図（ａ）はT3における1H区間を引き延ばし
て描いた映像信号である。図中、T4は水平同期信号区間
及び水平帰線区間、T5は映像情報の含まれる区間であ
る。
になる。列ドライバは各1H区間において同じ動作をくり
かえる。第８図（ａ）はT3における1H区間を引き延ばし
て描いた映像信号である。図中、T4は水平同期信号区間
及び水平帰線区間、T5は映像情報の含まれる区間であ
る。
シフトレジスタ（3a）には第８図（ｂ）（ｃ）に示す水
平同期信号に同期した第２スタートパルス（ST2）及び
その周期τ＝T5/nの周波数の第２クロックパルス（CP
2）が与えられ、シフトレジスタ（3a）の各段の出力に
は同図（ｄ）（ｅ）（ｆ）に示すように順次τづつずら
されたパルスが出力される。サンプルホールド回路（3
b）の各段は対応する各段の前記シフトレジスタの出力
により制御され、該出力の立下りにより映像信号の電圧
値をサンプルし次のサンプル時まで（1Hの間）ホールド
する。出力回路（3c）はサンプルホールド回路の出力を
受けて緩衝増巾し列電極を駆動する。
平同期信号に同期した第２スタートパルス（ST2）及び
その周期τ＝T5/nの周波数の第２クロックパルス（CP
2）が与えられ、シフトレジスタ（3a）の各段の出力に
は同図（ｄ）（ｅ）（ｆ）に示すように順次τづつずら
されたパルスが出力される。サンプルホールド回路（3
b）の各段は対応する各段の前記シフトレジスタの出力
により制御され、該出力の立下りにより映像信号の電圧
値をサンプルし次のサンプル時まで（1Hの間）ホールド
する。出力回路（3c）はサンプルホールド回路の出力を
受けて緩衝増巾し列電極を駆動する。
上述の駆動回路におけるシフトレジスタはデータの転送
はシフトレジスタ一段当り４個のトランジスタをクロッ
ク（φ、）により順次スイッチすることにより行なわ
れるため、トランジスタ１段当りの遅延時間はクロック
周期の1/4以内としなければ動作しない。即ち、前記ト
ランジスタには比較的スイッチング速度の速いものが必
要となるため、液晶パネル（１）に用いられているａ−
SiTFTの様なスイッチング速度の遅いトランジスタは用
いることができなかった。
はシフトレジスタ一段当り４個のトランジスタをクロッ
ク（φ、）により順次スイッチすることにより行なわ
れるため、トランジスタ１段当りの遅延時間はクロック
周期の1/4以内としなければ動作しない。即ち、前記ト
ランジスタには比較的スイッチング速度の速いものが必
要となるため、液晶パネル（１）に用いられているａ−
SiTFTの様なスイッチング速度の遅いトランジスタは用
いることができなかった。
この為、本願出願人は、駆動回路の一部に比較的スイッ
チング速度の遅いトランジスタを用いることのできる画
像表示装置をすでに提案している（特願昭61−10896
9）。斯る既提案の画像表示装置は第４図に示す如くシ
フトレジスタを用いないで、クロックパルスをカウント
して２進カウント値及びその反転出力を導出するカウン
タ（50）（60）と、このカウンタ出力をデコードしてマ
トリックスパネル（１）の各行及び若しくは各列に前記
クロックパルスに同期して順次シフトするパルスを発生
せしめるデコーダ（51）（61）とで駆動回路を構成した
ものである。
チング速度の遅いトランジスタを用いることのできる画
像表示装置をすでに提案している（特願昭61−10896
9）。斯る既提案の画像表示装置は第４図に示す如くシ
フトレジスタを用いないで、クロックパルスをカウント
して２進カウント値及びその反転出力を導出するカウン
タ（50）（60）と、このカウンタ出力をデコードしてマ
トリックスパネル（１）の各行及び若しくは各列に前記
クロックパルスに同期して順次シフトするパルスを発生
せしめるデコーダ（51）（61）とで駆動回路を構成した
ものである。
（ハ） 発明が解決しようとする問題点 上述の如き既提案の従来装置に於いては、そのデコーダ
（51）（61）にはカウンタ（50）（60）からの出力とし
て、第５図に示す如く、各ビットの信号線a,bのみなら
ず、それ等の反転信号，が入力される。即ち、カウ
ンタ（50）あるいは（60）がＮビットカウンタであった
なら、デコーダ（51）への入力として2N本が必要とな
り、この2N本の信号線がデコーダ（51）のトランジスタ
のゲートに結合されるのである。従って、信号線の増加
によりデコーダ（51）回路の構成の複雑化を招いたり、
製造歩留りの低下を来たす惧れがあった。
（51）（61）にはカウンタ（50）（60）からの出力とし
て、第５図に示す如く、各ビットの信号線a,bのみなら
ず、それ等の反転信号，が入力される。即ち、カウ
ンタ（50）あるいは（60）がＮビットカウンタであった
なら、デコーダ（51）への入力として2N本が必要とな
り、この2N本の信号線がデコーダ（51）のトランジスタ
のゲートに結合されるのである。従って、信号線の増加
によりデコーダ（51）回路の構成の複雑化を招いたり、
製造歩留りの低下を来たす惧れがあった。
（ニ） 問題点を解決する為の手段 本発明の画像表示装置は、前記クロックパルスをカウン
トして２進カウント値を導出するカウンタと、このカウ
ンタ出力をデコードして前記各行及び若しくは各列に、
前記クロックパルスに同期して順次シフトするパルスを
発生せしめるデコーダとをアクティブマトリックスパネ
ル上に並設してなり、該デコーダをカウンタの２進カウ
ント値に応答するｐチャンネル薄膜トランジスタとｎチ
ャンネル薄膜トランジスタとで構成したものである。
トして２進カウント値を導出するカウンタと、このカウ
ンタ出力をデコードして前記各行及び若しくは各列に、
前記クロックパルスに同期して順次シフトするパルスを
発生せしめるデコーダとをアクティブマトリックスパネ
ル上に並設してなり、該デコーダをカウンタの２進カウ
ント値に応答するｐチャンネル薄膜トランジスタとｎチ
ャンネル薄膜トランジスタとで構成したものである。
（ホ） 作用 本発明の画像表示装置によれば、カウンタの２進カウン
ト値をそのまま、即ち反転せずにｐチャンネル並びにｎ
チャンネルの薄膜トランジスタにてデコードでき、２進
カウント値の反転出力を用いないでよい。従って、デコ
ーダ回路へのカウンタからの入力線を半減せしめられ
る。
ト値をそのまま、即ち反転せずにｐチャンネル並びにｎ
チャンネルの薄膜トランジスタにてデコードでき、２進
カウント値の反転出力を用いないでよい。従って、デコ
ーダ回路へのカウンタからの入力線を半減せしめられ
る。
（ヘ） 実 施 例 第１図及び第２図に本発明の画像表示装置の駆動回路の
異なる実施例を示す。第１図に於いて、２進カウントの
第１のビットａは第１及び第３の行信号線のｐ型TFT（1
1）（31）、第２及び第４の行信号線のｎ型TFT（21）
（41）の各ゲートに接続され、第２のビットｂは第１及
び第２の行信号線のｐ型TFT（12）（22）、第３及び第
４の行信号線のｎ型TFT（32）（42）の各ゲートに接続
されている。
異なる実施例を示す。第１図に於いて、２進カウントの
第１のビットａは第１及び第３の行信号線のｐ型TFT（1
1）（31）、第２及び第４の行信号線のｎ型TFT（21）
（41）の各ゲートに接続され、第２のビットｂは第１及
び第２の行信号線のｐ型TFT（12）（22）、第３及び第
４の行信号線のｎ型TFT（32）（42）の各ゲートに接続
されている。
今、カウンタ（50）は２ビット４出力構成であり、カウ
ンタが０の時その出力はａ＝“0"、ｂ＝“0",カウンタ
が１の時その出力はａ＝“1"、ｂ＝“0",カウンタが２
の時その出力はａ＝“0",b＝“1",カウンタが３の時そ
の出力はａ＝“1",b＝“1"と真理値を設定した場合、こ
のデコーダ（51）では“0"に相当する負の電圧信号がｐ
チャンネルTFTをONとし、“1"に相当する正の電圧信号
がｎチャンネルTFTをONとする。従って、今カウンタが
０の時TFT（11）（12）（22）（31）がON、TFT（21）
（32）（41）（42）がOFFとなるので、デコーダ（51）
からの４出力g1〜g4の内のON状態のTFT（11）（12）が
作用する第１の出力信号g1のみがHighとなる。従って、
ｎチャンネルTFT（14）（15）（24）（25）（34）（3
5）（44）（45）によって構成された出力回路（52）で
は、TFT（14）がONするので、４ゲート信号｛G1〜G4）
の内、第１のゲート信号G1のみがHighとなる。
ンタが０の時その出力はａ＝“0"、ｂ＝“0",カウンタ
が１の時その出力はａ＝“1"、ｂ＝“0",カウンタが２
の時その出力はａ＝“0",b＝“1",カウンタが３の時そ
の出力はａ＝“1",b＝“1"と真理値を設定した場合、こ
のデコーダ（51）では“0"に相当する負の電圧信号がｐ
チャンネルTFTをONとし、“1"に相当する正の電圧信号
がｎチャンネルTFTをONとする。従って、今カウンタが
０の時TFT（11）（12）（22）（31）がON、TFT（21）
（32）（41）（42）がOFFとなるので、デコーダ（51）
からの４出力g1〜g4の内のON状態のTFT（11）（12）が
作用する第１の出力信号g1のみがHighとなる。従って、
ｎチャンネルTFT（14）（15）（24）（25）（34）（3
5）（44）（45）によって構成された出力回路（52）で
は、TFT（14）がONするので、４ゲート信号｛G1〜G4）
の内、第１のゲート信号G1のみがHighとなる。
次にカウンタ（50）が０から１に歩進したなら、デコー
ダ（51）のTFT（12）（21）（22）（41）がON、TFT（1
1）（31）（32）（42）がOFFとなり、出力信号g2のみが
High、従ってゲート信号G2のみがHighとなる。
ダ（51）のTFT（12）（21）（22）（41）がON、TFT（1
1）（31）（32）（42）がOFFとなり、出力信号g2のみが
High、従ってゲート信号G2のみがHighとなる。
このようにしてカウンタ（50）の歩進に従って、ゲート
信号G1〜G4が順次Highとなり、液晶パネルを駆動するの
である。
信号G1〜G4が順次Highとなり、液晶パネルを駆動するの
である。
又、第２図の実施例に於いて、第１図の実施例と異なる
所はその出力回路（52′）にある。即ち該回路（52′）
はｐチャンネルTFT（14）（24）（34）（44）とｎチャ
ンネルTFT（15）（25）（35）（45）とを相補的に接続
したものであり、スイッチングの時以外はｐチャンネル
TFTかｎチャンネルTFTかの何れかのTFTがOFFとなってい
るので、電流消費が小さい。
所はその出力回路（52′）にある。即ち該回路（52′）
はｐチャンネルTFT（14）（24）（34）（44）とｎチャ
ンネルTFT（15）（25）（35）（45）とを相補的に接続
したものであり、スイッチングの時以外はｐチャンネル
TFTかｎチャンネルTFTかの何れかのTFTがOFFとなってい
るので、電流消費が小さい。
第３図にｐチャンネルTFTとｎチャンネルTFTとを同一基
板、即ちアクティブマトリクスパネル上に形成する工程
を示す。同図（ａ）に示す如く、まずアクティブマトリ
ックスパネルのガラス基板（ｓ）上にTFTのソース及び
ドレイン電極となるITO又は金からなる導電層（100）を
付け所定のパターンにフォトリソグラフィーによりパタ
ーンニングする。次に同図（ｂ）に示す如く、ｎチャン
ネルTFTのソース、ドレイン極（200）（200）となるｎ
型のアモルファスシリコンを付けパターンニングする。
この上にｐ型チャンネルTFTのソース、ドレイン極（30
0）（300）となるｐ型のアモルファスシリコンを付け先
のｎ型のアモルファスシリコン（200）（200）が残存す
るように同図（ｃ）に示す如く、パターニングする。
板、即ちアクティブマトリクスパネル上に形成する工程
を示す。同図（ａ）に示す如く、まずアクティブマトリ
ックスパネルのガラス基板（ｓ）上にTFTのソース及び
ドレイン電極となるITO又は金からなる導電層（100）を
付け所定のパターンにフォトリソグラフィーによりパタ
ーンニングする。次に同図（ｂ）に示す如く、ｎチャン
ネルTFTのソース、ドレイン極（200）（200）となるｎ
型のアモルファスシリコンを付けパターンニングする。
この上にｐ型チャンネルTFTのソース、ドレイン極（30
0）（300）となるｐ型のアモルファスシリコンを付け先
のｎ型のアモルファスシリコン（200）（200）が残存す
るように同図（ｃ）に示す如く、パターニングする。
さらに、同図（ｄ）に示す如く、両TFTの動作領域（40
0）となるｉ型（真性）のアモルファスシリコンを付け
パターンニングする。同図（ｅ）に示す如くこの上にゲ
ート絶縁膜（５）となるSiO2,Si3N4等の絶縁膜を付け
る。最後に、同図（ｆ）に示す如く、ゲート電極（60
0）となるアルミニウムの如き導電層を付けパターンニ
ングする。
0）となるｉ型（真性）のアモルファスシリコンを付け
パターンニングする。同図（ｅ）に示す如くこの上にゲ
ート絶縁膜（５）となるSiO2,Si3N4等の絶縁膜を付け
る。最後に、同図（ｆ）に示す如く、ゲート電極（60
0）となるアルミニウムの如き導電層を付けパターンニ
ングする。
以上の説明に於いては、ゲート信号線側の駆動回路につ
いて本発明を実施しておりますが、ドレイン信号線側の
駆動回路に採用し得る事は云うまでもない。
いて本発明を実施しておりますが、ドレイン信号線側の
駆動回路に採用し得る事は云うまでもない。
（ト） 発明の効果 本発明の画像表示装置によれば、デコーダをｐチャンネ
ル薄膜トランジスタとｎチャンネル薄膜トランジスタと
の組合せ回路にて構成しているので、カウンタからの２
進カウント値を用いてその反転出力を用いないで、デコ
ードできる。従って、デコーダ回路へのカウンタからの
入力線を半減せしめて、デコーダの構成の簡略化、並び
に簡略化に伴って配線の交差点が少なくなるので配線間
の短絡または配線の断線の低減が可能となり、歩留の改
善が図れる。
ル薄膜トランジスタとｎチャンネル薄膜トランジスタと
の組合せ回路にて構成しているので、カウンタからの２
進カウント値を用いてその反転出力を用いないで、デコ
ードできる。従って、デコーダ回路へのカウンタからの
入力線を半減せしめて、デコーダの構成の簡略化、並び
に簡略化に伴って配線の交差点が少なくなるので配線間
の短絡または配線の断線の低減が可能となり、歩留の改
善が図れる。
第１図及び第２図は本発明の画像表示装置の駆動部分の
異なる実施例の回路図、第３図（ａ）乃至（ｆ）は本発
明装置の製造工程順の断面図、第４図は既提案装置のブ
ロック図、第５図は既提案装置の駆動部分回路図、第６
図は従来装置のブロック図、第７図及び第８図は信号波
形図である。 （１）……マトリクスパネル、（50）（60）……カウン
タ、（51）（61）……デコーダ、（52）（63）……出力
回路。
異なる実施例の回路図、第３図（ａ）乃至（ｆ）は本発
明装置の製造工程順の断面図、第４図は既提案装置のブ
ロック図、第５図は既提案装置の駆動部分回路図、第６
図は従来装置のブロック図、第７図及び第８図は信号波
形図である。 （１）……マトリクスパネル、（50）（60）……カウン
タ、（51）（61）……デコーダ、（52）（63）……出力
回路。
Claims (2)
- 【請求項１】複数個の画素がマトリックス状に配置され
たアクティブマトリックスパネルの各行及び各列を夫々
所定周波数のクロックパルスにより選択して前記各画素
を駆動してなる画像表示装置において、前記クロックパ
ルスをカウントして２進カウント値を導出するカウンタ
と、このカウンタ出力をデコードして前記各行及び若し
くは各列に、前記クロックパルスに同期して順次シフト
するパルスを発生せしめるデコーダとを上記アクティブ
マトリックスパネル上に並設してなり、該デコーダを、
カウンタの２進カウンタ値に応答する、デコーダの出力
内容を決定する選択的に配列されたｐチャンネル薄膜ト
ランジスタとｎチャンネル薄膜トランジスタとで構成し
た事を特徴とする画像表示装置。 - 【請求項２】上記デコーダの出力回路をｐチャンネル薄
膜トランジスタとｎチャンネル薄膜トランジスタとで構
成してなる特許請求の範囲第１項記載の画像表示装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219982A JPH0766256B2 (ja) | 1986-09-17 | 1986-09-17 | 画像表示装置 |
| PCT/JP1987/000294 WO1987007067A1 (fr) | 1986-05-13 | 1987-05-12 | Circuit de commande d'un dispositif d'affichage d'images |
| DE3750870T DE3750870T2 (de) | 1986-05-13 | 1987-05-12 | Antriebsschaltung einer bildanzeigevorrichtung. |
| KR1019880700025A KR900009055B1 (ko) | 1986-05-13 | 1987-05-12 | 영상 표시 장치용 구동 회로 |
| AU73947/87A AU588693B2 (en) | 1986-05-13 | 1987-05-12 | Driving circuit for image display device |
| EP87902776A EP0269744B1 (en) | 1986-05-13 | 1987-05-12 | Circuit for driving an image display device |
| CA000536940A CA1294075C (en) | 1986-05-13 | 1987-05-12 | Driving circuit for image display apparatus |
| US07/411,234 US5051739A (en) | 1986-05-13 | 1987-05-12 | Driving circuit for an image display apparatus with improved yield and performance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219982A JPH0766256B2 (ja) | 1986-09-17 | 1986-09-17 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6373295A JPS6373295A (ja) | 1988-04-02 |
| JPH0766256B2 true JPH0766256B2 (ja) | 1995-07-19 |
Family
ID=16744068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219982A Expired - Lifetime JPH0766256B2 (ja) | 1986-05-13 | 1986-09-17 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766256B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2702714B2 (ja) * | 1987-05-25 | 1998-01-26 | 松下電子工業株式会社 | デコーダ装置 |
| JP2776073B2 (ja) * | 1991-07-25 | 1998-07-16 | カシオ計算機株式会社 | 表示駆動装置および表示装置 |
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| JP2780211B2 (ja) * | 1991-10-04 | 1998-07-30 | カシオ計算機株式会社 | 液晶駆動回路および液晶表示装置 |
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| TWI277057B (en) | 2000-10-23 | 2007-03-21 | Semiconductor Energy Lab | Display device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3967928A (en) * | 1974-03-22 | 1976-07-06 | The Dow Chemical Company | Method for quantitatively analyzing substances containing elements other than carbon, hydrogen and oxygen and volatile organic compounds |
-
1986
- 1986-09-17 JP JP61219982A patent/JPH0766256B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6373295A (ja) | 1988-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |