JPH0766346A - リードフレーム、このリードフレームを用いた複合リードフレーム及び複合リードフレームの製造方法 - Google Patents

リードフレーム、このリードフレームを用いた複合リードフレーム及び複合リードフレームの製造方法

Info

Publication number
JPH0766346A
JPH0766346A JP5229406A JP22940693A JPH0766346A JP H0766346 A JPH0766346 A JP H0766346A JP 5229406 A JP5229406 A JP 5229406A JP 22940693 A JP22940693 A JP 22940693A JP H0766346 A JPH0766346 A JP H0766346A
Authority
JP
Japan
Prior art keywords
lead
lead frame
plating layer
tin
gold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5229406A
Other languages
English (en)
Inventor
Shinichi Roppongi
伸一 六本木
Norio Okabe
則夫 岡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP5229406A priority Critical patent/JPH0766346A/ja
Publication of JPH0766346A publication Critical patent/JPH0766346A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/0711Apparatus therefor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/701Tape-automated bond [TAB] connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 リードフレームのリードぬれ性を向上させ、
リードパターンとリードフレームのリードとの接合性を
高め、信頼性を向上させる。 【構成】 少なくともインナーリード部5の先端部表面
に形成された錫めっき層13と、錫めっき層13上に形
成された金めっき層18とからなる接合層19が形成さ
れたリードフレームである。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、リードフレーム、この
リードフレームを用いた複合リードフレーム及び複合リ
ードフレームの製造方法に関し、特に、内部リードと外
部リードとの接合性を向上させたリードフレーム、この
リードフレームを用いた複合リードフレーム及び複合リ
ードフレームの製造方法に関する。
【0002】
【従来の技術】一般にIC、LSI等の半導体装置は、
図3及び図4に示されるように、半導体チップ12をリ
ードフレーム1の搭載台7にボンディングし、半導体チ
ップ12に設けられた電極部とインナーリード部5の先
端部6の貴金属めっき層9を金等の極細線10でワイヤ
ボンディングした後、プラスチック樹脂11でモールド
される。
【0003】近年は、半導体チップの大容量化や多機能
化に伴い、半導体チップ上の電極数が増加している。こ
れに対し、半導体パッケージを小型化するため、リード
幅やリード間のピッチを狭くする必要もある。ところ
が、リードフレームを用いたパッケージでは、リード間
のピッチを狭くし、パッケージを小型化するには限界が
ある。そこで、ワイヤボンディングに代わり、エッチン
グ等によって薄い銅箔からなるリードパターンをフィル
ム上に形成したフィルムキャリアを用いることによっ
て、多ピン化、薄型化を可能にする実装方法、すなわ
ち、Tape Automated Bonding
(TAB)が用いられるようになった。
【0004】図5には、TABによるICパッケージが
示されている。このパッケージは、半導体チップ12の
電極端子上に金バンプ14を設け、金バンプ14上に、
フィルム15上に形成されたリードパターンのインナー
リード部16を熱圧着し、樹脂11で封止することによ
って形成されている。そして、このパッケージのアウタ
ーリード部17がプリント基板に接合される。
【0005】上記パッケージに用いられるフィルムキャ
リア上に形成されたリードは、薄い銅箔からなるため、
パッケージ後もアウターリード部17が容易に変形し易
く、リードフレーム1を用いたパッケージと比べて実装
時の取扱いが困難である。そのため、図6に示されるよ
うな、アウターリード部3をリードフレームで形成し、
これに半導体チップ12を接合したフィルムキャリアを
搭載する複合リードフレームが提案された。この複合リ
ードフレームは、フィルムキャリアのリードに金めっき
を施し、リードフレーム1のインナーリード部5の先端
部6に、図7に示されるように錫めっき13を施して接
合層19を形成し、フィルムキャリアのリードとリード
フレームのリードとを金−錫共晶接合によって接合して
いる。
【0006】
【発明が解決しようとする課題】しかしながら、従来の
複合リードフレームは、リードフレームに施された錫め
っきの表面が酸化し易いという欠点があり、金−錫接合
時のぬれ性や接合強度が低下するという問題があった。
【0007】したがって、本発明の目的は、リードフレ
ームのリードのぬれ性を高め、リードパターンとリード
フレームのリードとの接合性を向上させた信頼性の高い
リードフレーム、このリードフレームを用いた複合リー
ドフレーム及び複合リードフレームの製造方法を提供す
ることにある。
【0008】
【課題を解決するための手段】本発明は、上記課題を解
決するため、少なくともリードの先端部表面に形成され
た錫又は錫を主成分とする第1のめっき層と、第1のめ
っき層の表面に形成された金を成分とする第2のめっき
層とを有することを特徴とするリードフレームを提供す
る。
【0009】また、本発明は、絶縁フィルム上に形成さ
れ、金めっきが施されたリードパターンからなる内部リ
ードと、リードフレームから形成されたリードよりなる
外部リードと、内部リードと外部リードとを接合するた
めの外部リード表面の少なくとも一端に形成された錫又
は錫を主成分とする第1のめっき層と、第1のめっき層
の表面に形成された金を成分とする第2のめっき層から
なる接合層とから構成されることを特徴とする複合リー
ドフレームを提供する。
【0010】更に、本発明は、リードフレームから形成
されたリードよりなる外部リードの表面の少なくとも一
端に、錫又は錫を主成分とする第1のめっき層を形成す
る工程と、第1のめっき層の表面に、金を成分とする第
2のめっき層を形成する工程と、第2のめっき層を介し
て、絶縁フィルム上に形成された金めっきが施されたリ
ードパターンからなる内部リードと外部リードとを接合
する工程とを有することを特徴とする複合リードフレー
ムの製造方法を提供する。
【0011】
【実施例】以下に、本発明の第1実施例を図面を参照に
しつつ詳細に説明する。図1には、本実施例の複合リー
ドフレームに用いられるリードフレームが示されてい
る。このリードフレーム1は、所定のパターンに基づい
て、銅系合金又は鉄系合金等を素材とした金属条をエッ
チング又はプレス加工することで形成された外枠2と、
アウターリード部3と、ダムバー4と、インナーリード
部5と、パイロットホール8とから構成されている。
【0012】図2には、図1に示されるリードフレーム
1におけるA−A’断面の断面図が示されている。この
図2に示されているように、インナーリード部5の先端
部6の表面には、錫めっき層13と錫めっき層の表面に
薄い金めっき層18とからなる接合層19が形成されて
いる。
【0013】そして、上記リードフレーム1と、TAB
法により製造される絶縁フィルム上に形成されたリード
パターン(図示せず)とを接合層19を介して接合し、
従来技術の欄で説明した図6に示される半導体パッケー
ジに用いられているような複合リードフレームを得るこ
とができる。
【0014】上記複合リードフレームの製造方法は以下
の通りである。まず、インナーリード部5に錫めっきを
施し、その上から更に金めっきを施して接合層19を形
成し、上記リードフレーム1を製造する。また、これと
は別に、TAB法により金めっきが施されたリードパタ
ーンを製造する。次に、上記リードパターンとリードフ
レームのインナーリード部5とを接合層19を介して接
合する。この接合は、所定の温度で所定の時間加圧する
ことにより行う。これにより、リードパターンとリード
フレーム1のインナーリード部5とが接合される。そし
て、従来技術の欄で説明した図6に示されるように、リ
ードパターンとリードフレーム1のインナーリード部5
とでモールド樹脂11に覆われる内部リードを構成し、
リードフレーム1のアウターリード部3で外部回路と接
続される外部リードを構成する。
【0015】ここで、以下の実施例1及び2と、比較例
1及び2とを製造し、めっき直後に接合したもの及びめ
っき後一週間放置して接合したもののぬれ性を比較する
ことにより、両者の接合試験を行った。具体的には、T
AB法によるリードパターンとリードフレーム1のイン
ナーリード部5とを接合層19を介して接合して複合リ
ードフレームを製造し、その後、リードパターンを引き
剥がして接合面のぬれ面積を測定した。
【0016】〔実施例1〕上述の製造方法により、リー
ドフレーム1の接合層19を3μmの厚さの錫めっき層
13と、0.1μmの厚さの金めっき層18とで形成
し、めっき直後にTAB法により製造されたリードパタ
ーン(35μm厚銅リードで、下地に0.5μmのNi
めっきを施し、その表面に1.0μmの金めっきを施し
たもの)へ350℃で5秒間加圧して接合した後、冷却
して複合リードフレームを得た。
【0017】〔実施例2〕上述の製造方法により、リー
ドフレーム1の接合層19を3μmの厚さの錫めっき層
13と、0.1μmの厚さの金めっき層18とで形成
し、一週間放置後、TAB法により製造されたリードパ
ターン(35μm厚銅リードで、下地に0.5μmのN
iめっきを施し、その表面に1.0μmの金めっきを施
したもの)へ350℃で5秒間加圧して接合した後、冷
却して複合リードフレームを得た。
【0018】〔比較例1〕リードフレーム1の接合層1
9を3μmの厚さの錫めっき層で形成し、めっき直後に
TAB法により製造されたリードパターン(35μm厚
銅リードで、下地に0.5μmのNiめっきを施し、そ
の表面に1.0μmの金めっきを施したもの)へ350
℃で5秒間加圧して接合した後、冷却して複合リードフ
レームを得た。
【0019】〔比較例2〕リードフレーム1の接合層1
9を3μmの厚さの錫めっき層で形成し、一週間放置
後、TAB法により製造されたリードパターン(35μ
m厚銅リードで、下地に0.5μmのNiめっきを施
し、その表面に1.0μmの金めっきを施したもの)へ
350℃で5秒間加圧して接合した後、冷却して複合リ
ードフレームを得た。
【0020】上記4種類の複合リードフレームから、T
AB法によるリードパターンを引き剥がし、接合面のぬ
れ面積を測定した結果を表1に示す。
【表1】 この表1においては、実施例1のもののぬれ面積を10
0%として他のものとを比較している。表1より明らか
なように、錫めっき及び金めっきからなる接合層19を
持つ本実施例のリードフレーム1である実施例2のもの
は、めっき後一週間放置してもぬれ面積に変化は起きな
かった。一方、錫めっきのみの接合層を持つ比較例のも
のは、めっき直後の比較例1のものでもぬれ性は実施例
1のものより多少低下しており、一週間放置した比較例
2のものは、実施例1のものの半分に低下している。こ
のように、実施例1及び2のものは、時間が経過しても
ぬれ性に変化はないが、比較例1及び2のものは、時間
が経過するとぬれ性が低下することが確認された。
【0021】
【発明の効果】以上のように、本発明のリードフレー
ム、このリードフレームを用いた複合リードフレーム及
び複合リードフレームの製造方法によれば、リードフレ
ームのリードに金を成分とする第2めっき層を設けたの
で、リードフレームのリードとリードパターンとのぬれ
性を高め、リードパターンとリードフレームのリードと
の接合性を高め、信頼性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の一実施例を示す平面図である。
【図2】本発明の一実施例を示す断面図である。
【図3】リードフレームを示す平面図である。
【図4】リードフレームを用いたICパッケージを示す
断面図である。
【図5】TAB法によるICパッケージを示す断面図で
ある。
【図6】従来の複合リードフレームを用いたICパッケ
ージを示す断面図である。
【図7】従来の複合リードフレームに用いられるリード
フレームのリードの断面である。
【符号の説明】
1 リードフレーム 2 外枠
部 3 リードフレームのアウターリード部 4 ダムバー 5 リードフレームのインナーリード部 6 インナーリード部の先端 7 IC
チップ搭載部 8 パイロットホール 9 貴金
属めっき層 10 ボンディングワイヤ 11 モー
ルド樹脂 12 半導体チップ 13 錫め
っき層 14 金バンプ 15 フィ
ルム 16 リードパターンのインナーリード部16 17 リードパターンのアウターリード部17 18 金めっき層 19 接合層

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 少なくともリードの先端部表面に形成さ
    れた錫又は錫を主成分とする第1のめっき層と、 前記第1のめっき層の表面に形成された金を成分とする
    第2のめっき層とを有することを特徴とするリードフレ
    ーム。
  2. 【請求項2】 絶縁フィルム上に形成され、金めっきが
    施されたリードパターンからなる内部リードと、 リードフレームから形成されたリードよりなる外部リー
    ドと、 前記内部リードと前記外部リードとを接合するための前
    記外部リード表面の少なくとも一端に形成された錫又は
    錫を主成分とする第1のめっき層と、前記第1のめっき
    層の表面に形成された金を成分とする第2のめっき層か
    らなる接合層とから構成されることを特徴とする複合リ
    ードフレーム。
  3. 【請求項3】 リードフレームから形成されたリードよ
    りなる外部リードの表面の少なくとも一端に、錫又は錫
    を主成分とする第1のめっき層を形成する工程と、 前記第1のめっき層の表面に、金を成分とする第2のめ
    っき層を形成する工程と、 前記第2のめっき層を介して、絶縁フィルム上に形成さ
    れた金めっきが施されたリードパターンからなる内部リ
    ードと前記外部リードとを、所定の温度で所定の時間加
    圧することにより接合する工程とを有することを特徴と
    する複合リードフレームの製造方法。
JP5229406A 1993-08-23 1993-08-23 リードフレーム、このリードフレームを用いた複合リードフレーム及び複合リードフレームの製造方法 Pending JPH0766346A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5229406A JPH0766346A (ja) 1993-08-23 1993-08-23 リードフレーム、このリードフレームを用いた複合リードフレーム及び複合リードフレームの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5229406A JPH0766346A (ja) 1993-08-23 1993-08-23 リードフレーム、このリードフレームを用いた複合リードフレーム及び複合リードフレームの製造方法

Publications (1)

Publication Number Publication Date
JPH0766346A true JPH0766346A (ja) 1995-03-10

Family

ID=16891719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5229406A Pending JPH0766346A (ja) 1993-08-23 1993-08-23 リードフレーム、このリードフレームを用いた複合リードフレーム及び複合リードフレームの製造方法

Country Status (1)

Country Link
JP (1) JPH0766346A (ja)

Similar Documents

Publication Publication Date Title
JP3176542B2 (ja) 半導体装置及びその製造方法
JP2891607B2 (ja) 半導体集積回路装置の製造方法
JPH11307675A (ja) 樹脂封止型半導体装置及びその製造方法
JP2001230360A (ja) 半導体集積回路装置およびその製造方法
TWI291756B (en) Low cost lead-free preplated leadframe having improved adhesion and solderability
US6608369B2 (en) Lead frame, semiconductor device and manufacturing method thereof, circuit board and electronic equipment
JPH08186151A (ja) 半導体装置及びその製造方法
JP3663295B2 (ja) チップスケールパッケージ
US20050189627A1 (en) Method of surface mounting a semiconductor device
JP3243956B2 (ja) 半導体装置およびその製造方法
JPH0158864B2 (ja)
JP2569400B2 (ja) 樹脂封止型半導体装置の製造方法
JP3427492B2 (ja) 凸型ヒートシンク付き半導体装置及びその凸型ヒートシンクの製造方法
JPH06252334A (ja) 半導体装置
JPH0766346A (ja) リードフレーム、このリードフレームを用いた複合リードフレーム及び複合リードフレームの製造方法
JPH1126648A (ja) 半導体装置およびそのリードフレーム
JPH06236956A (ja) 半導体装置及びその製造方法
US20040119146A1 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP2002164496A (ja) 半導体装置およびその製造方法
JP2000228457A (ja) 半導体装置、その製造方法及びテープキャリア
JP2002164497A (ja) 半導体装置およびその製造方法
JPH08162594A (ja) 複合リードフレーム及び半導体パッケージ
JPS6242549A (ja) 電子部品パツケ−ジ及びその製造方法
JP3434226B2 (ja) 固定リードフレームおよびその製造方法
JPH0992767A (ja) 複合リードフレームおよび半導体装置