JPH0766694A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0766694A JPH0766694A JP23242793A JP23242793A JPH0766694A JP H0766694 A JPH0766694 A JP H0766694A JP 23242793 A JP23242793 A JP 23242793A JP 23242793 A JP23242793 A JP 23242793A JP H0766694 A JPH0766694 A JP H0766694A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- oscillating
- signal
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Measuring Fluid Pressure (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】 高精度の電源を必要とせず、外部環境の変化
に対しても変動の少なく、かつ、安価な発振回路を提供
する。 【構成】 クロック信号によってインバータ又はハイイ
ンピーダンス出力状態となるクロックドゲート回路８ａ
〜８ｄを含みそれぞれ静電容量及び抵抗値に応じて決定
される周波数の発振信号を発生する複数系統の発振部
と、与えられる制御信号に応じて前記クロック信号を生
成するゲート回路４ａ，６ｆ〜６ｈ，７ａ，７ｂとを備
え、各発振部はそれぞれに与えられるクロック信号に応
じて発振動作を停止又は開始する。
に対しても変動の少なく、かつ、安価な発振回路を提供
する。 【構成】 クロック信号によってインバータ又はハイイ
ンピーダンス出力状態となるクロックドゲート回路８ａ
〜８ｄを含みそれぞれ静電容量及び抵抗値に応じて決定
される周波数の発振信号を発生する複数系統の発振部
と、与えられる制御信号に応じて前記クロック信号を生
成するゲート回路４ａ，６ｆ〜６ｈ，７ａ，７ｂとを備
え、各発振部はそれぞれに与えられるクロック信号に応
じて発振動作を停止又は開始する。
Description
【０００１】
【産業上の利用分野】本発明は、所定の条件において発
振信号を生成する発振回路に関する。
振信号を生成する発振回路に関する。
【０００２】
【従来の技術】従来より、静電容量及び抵抗値に応じて
決定される周波数の発振信号を生成する発振回路は、い
わゆるＣＲ発振回路として広く知られている。
決定される周波数の発振信号を生成する発振回路は、い
わゆるＣＲ発振回路として広く知られている。
【０００３】図６ないし図８は、ガス圧等の圧力を検出
する圧力センサであって、新たに開発されたものに適用
した静電容量検出回路の例を示す図である。なお、かか
る圧力センサに適用した静電容量検出回路については、
本願の１の出願人により出願中（特願平5-63296 号）で
ある。
する圧力センサであって、新たに開発されたものに適用
した静電容量検出回路の例を示す図である。なお、かか
る圧力センサに適用した静電容量検出回路については、
本願の１の出願人により出願中（特願平5-63296 号）で
ある。
【０００４】図６はシュミット発振回路の回路図であ
る。図６において、１は２つの可変コンデンサＣ１及び
Ｃ２からなる検出部であり、可変コンデンサの静電容量
がガス圧等の外部環境により変化する。２ａ及び２ｂは
シュミットインバータ回路であり、それぞれ接続されて
いる抵抗Ｒ１及びＲ２の抵抗値と、検出部１からの静電
容量に応じて、周波数ｆ１及びｆ２の発振信号を送出す
る。従って、例えば検出部１の構造を、圧力に応じて変
位する可動電極と、この可動電極を挟んで両側に設けら
れた固定電極で構成し、外部から圧力を受けない状態で
はコンデンサＣ１及びＣ２の静電容量が等しくなるよう
に構成すれば、外部からの圧力に応じて静電容量が変化
するので、固定値である抵抗値との時定数が変化する。
従って、外部の圧力変化を周波数の変化として検出する
ことができる。なお、抵抗Ｒ２が可変となっているのは
抵抗Ｒ１の抵抗値に合わせるためである。
る。図６において、１は２つの可変コンデンサＣ１及び
Ｃ２からなる検出部であり、可変コンデンサの静電容量
がガス圧等の外部環境により変化する。２ａ及び２ｂは
シュミットインバータ回路であり、それぞれ接続されて
いる抵抗Ｒ１及びＲ２の抵抗値と、検出部１からの静電
容量に応じて、周波数ｆ１及びｆ２の発振信号を送出す
る。従って、例えば検出部１の構造を、圧力に応じて変
位する可動電極と、この可動電極を挟んで両側に設けら
れた固定電極で構成し、外部から圧力を受けない状態で
はコンデンサＣ１及びＣ２の静電容量が等しくなるよう
に構成すれば、外部からの圧力に応じて静電容量が変化
するので、固定値である抵抗値との時定数が変化する。
従って、外部の圧力変化を周波数の変化として検出する
ことができる。なお、抵抗Ｒ２が可変となっているのは
抵抗Ｒ１の抵抗値に合わせるためである。
【０００５】図７はトランスミッションゲートであるア
ナログスイッチを使用した発振回路の構成を示す回路図
である。図７において、１は図６と同様、２つの可変コ
ンデンサＣ１及びＣ２からなる検出部、３ａ及び３ｂは
それぞれ制御信号ｃｔｒｌ１及びｃｔｒｌ２のレベルに
よってオン又はオフとなるアナログスイッチ、４ａ〜４
ｅはインバータ回路である。これらインバータ回路は２
つの発振部の構成要素であり、インバータ回路４ａ、４
ｂ、４ｃ、コンデンサＣ１及び抵抗Ｒ１により第１発振
部を構成する。また、インバータ回路４ａ、４ｄ、４
ｅ、コンデンサＣ２及び抵抗Ｒ２により第２発振部を構
成する。
ナログスイッチを使用した発振回路の構成を示す回路図
である。図７において、１は図６と同様、２つの可変コ
ンデンサＣ１及びＣ２からなる検出部、３ａ及び３ｂは
それぞれ制御信号ｃｔｒｌ１及びｃｔｒｌ２のレベルに
よってオン又はオフとなるアナログスイッチ、４ａ〜４
ｅはインバータ回路である。これらインバータ回路は２
つの発振部の構成要素であり、インバータ回路４ａ、４
ｂ、４ｃ、コンデンサＣ１及び抵抗Ｒ１により第１発振
部を構成する。また、インバータ回路４ａ、４ｄ、４
ｅ、コンデンサＣ２及び抵抗Ｒ２により第２発振部を構
成する。
【０００６】図７の構成において、制御信号ｃｔｒｌ１
及びｃｔｒｌ２は同時にアクティブとなることはなく、
従ってアナログスイッチ３ａ及び３ｂは同時にオンとな
ることはない。また、アナログスイッチがオンとなる側
の発振部は発振動作を行うが、アナログスイッチがオフ
となる側の発振部は発振動作が停止する。従って、各発
振部は検出部１のコンデンサＣ１又はＣ２の静電容量を
独立して周波数ｆ１又はｆ２の発振信号に変換すること
ができる。
及びｃｔｒｌ２は同時にアクティブとなることはなく、
従ってアナログスイッチ３ａ及び３ｂは同時にオンとな
ることはない。また、アナログスイッチがオンとなる側
の発振部は発振動作を行うが、アナログスイッチがオフ
となる側の発振部は発振動作が停止する。従って、各発
振部は検出部１のコンデンサＣ１又はＣ２の静電容量を
独立して周波数ｆ１又はｆ２の発振信号に変換すること
ができる。
【０００７】図８は図７の構成の変形例としての発振回
路の回路図であり、図６の構成要素と同一のものは同じ
符号にて表している。図８において、４ｆは新たに追加
されたインバータ回路であり、制御信号ｃｔｒｌのレベ
ルを反転する。反転されない制御信号はアナログスイッ
チ３ａに供給され、インバータ回路４ｆで反転された制
御信号はアナログスイッチ３ｂに供給される。従って、
インバータ回路４ａ、４ｂ、４ｃ、コンデンサＣ１及び
抵抗Ｒ１により構成される第１発振部と、インバータ回
路４ａ、４ｄ、４ｅ、コンデンサＣ２及び抵抗Ｒ２によ
り構成される第２発振部とは交互に発振動作を行う。こ
のように図８の構成の発振回路によれば、一つの制御信
号のみで、第１発振部及び第２発振部が検出部１のコン
デンサＣ１又はＣ２の静電容量を独立して周波数ｆ１又
はｆ２の発振信号に変換する。
路の回路図であり、図６の構成要素と同一のものは同じ
符号にて表している。図８において、４ｆは新たに追加
されたインバータ回路であり、制御信号ｃｔｒｌのレベ
ルを反転する。反転されない制御信号はアナログスイッ
チ３ａに供給され、インバータ回路４ｆで反転された制
御信号はアナログスイッチ３ｂに供給される。従って、
インバータ回路４ａ、４ｂ、４ｃ、コンデンサＣ１及び
抵抗Ｒ１により構成される第１発振部と、インバータ回
路４ａ、４ｄ、４ｅ、コンデンサＣ２及び抵抗Ｒ２によ
り構成される第２発振部とは交互に発振動作を行う。こ
のように図８の構成の発振回路によれば、一つの制御信
号のみで、第１発振部及び第２発振部が検出部１のコン
デンサＣ１又はＣ２の静電容量を独立して周波数ｆ１又
はｆ２の発振信号に変換する。
【０００８】上記図６ないし図８においては、ＣＭＯＳ
のゲート回路等で発振回路を構成しているので、可変コ
ンデンサＣ１及びＣ２の他、抵抗Ｒ１及びＲ２を外付け
にすることにより、ゲートアレイ等のＩＣで構成するこ
とが可能である。
のゲート回路等で発振回路を構成しているので、可変コ
ンデンサＣ１及びＣ２の他、抵抗Ｒ１及びＲ２を外付け
にすることにより、ゲートアレイ等のＩＣで構成するこ
とが可能である。
【０００９】その他従来より、静電容量・周波数変換手
段としての静電容量検出回路に使用される発振回路に
は、高精度の検出が可能なスイッチドキャパシタ等を応
用したＣ−Ｖ変換回路がある。
段としての静電容量検出回路に使用される発振回路に
は、高精度の検出が可能なスイッチドキャパシタ等を応
用したＣ−Ｖ変換回路がある。
【００１０】
【発明が解決しようとする課題】しかしながら上記発振
回路のうち、図６に示すシュミット発振回路は、電源電
圧の変動に対して弱く、特に低電圧時に発振動作が不安
定になるため、高精度の電源を必要とし、発振回路自体
は簡単で安価であるにもかかわらず、高価な電源回路が
必要になるという問題があった。シュミット発振回路の
場合には、理想的には、電源電圧に対し個々の発振部が
相対的に変化するはずであるが、コンデンサの静電容量
が小さい（発振抵抗が小さい）場合には、電源電圧の変
化に応じて図９に示すような出力周波数の折れが発生す
る。
回路のうち、図６に示すシュミット発振回路は、電源電
圧の変動に対して弱く、特に低電圧時に発振動作が不安
定になるため、高精度の電源を必要とし、発振回路自体
は簡単で安価であるにもかかわらず、高価な電源回路が
必要になるという問題があった。シュミット発振回路の
場合には、理想的には、電源電圧に対し個々の発振部が
相対的に変化するはずであるが、コンデンサの静電容量
が小さい（発振抵抗が小さい）場合には、電源電圧の変
化に応じて図９に示すような出力周波数の折れが発生す
る。
【００１１】また、図７及び図８に示すアナログスイッ
チを使用した発振回路の場合には、アナログスイッチを
使用するため高価になるとともに、オン抵抗のばらつき
により静電容量と周波数との特性に誤差が生じ、発振精
度が悪くなるという問題があった。さらに、各発振部が
交互に発振動作を行うので、コンデンサに残存する電荷
量が均一にならないため、一方の発振部から他方の発振
部に切り換える際に、発振動作が安定するのに時間がか
かり、高速の切り換え動作ができないという問題もあっ
た。
チを使用した発振回路の場合には、アナログスイッチを
使用するため高価になるとともに、オン抵抗のばらつき
により静電容量と周波数との特性に誤差が生じ、発振精
度が悪くなるという問題があった。さらに、各発振部が
交互に発振動作を行うので、コンデンサに残存する電荷
量が均一にならないため、一方の発振部から他方の発振
部に切り換える際に、発振動作が安定するのに時間がか
かり、高速の切り換え動作ができないという問題もあっ
た。
【００１２】スイッチドキャパシタ等を応用したＣ−Ｖ
変換回路の場合には、静電容量検出回路に応用すると、
静電容量を電圧に変換しているため、高精度のＡ／Ｄコ
ンバータを必要とするうえ、ディジタル信号に変換され
たデータを処理するために、マイクロコンピュータ等の
演算制御手段を必要とする。さらに、電源変動のみなら
ず、温度、湿度、気体等の外部環境の変化に対する各種
補償回路や素子を必要とするため高価なものになるとい
う問題があった。
変換回路の場合には、静電容量検出回路に応用すると、
静電容量を電圧に変換しているため、高精度のＡ／Ｄコ
ンバータを必要とするうえ、ディジタル信号に変換され
たデータを処理するために、マイクロコンピュータ等の
演算制御手段を必要とする。さらに、電源変動のみなら
ず、温度、湿度、気体等の外部環境の変化に対する各種
補償回路や素子を必要とするため高価なものになるとい
う問題があった。
【００１３】本発明はかかる諸問題に鑑みてなされたも
のであり、高精度の電源を必要とせず、外部環境の変化
に対しても変動の少なく、かつ、安価な発振回路を提供
することを目的とする。
のであり、高精度の電源を必要とせず、外部環境の変化
に対しても変動の少なく、かつ、安価な発振回路を提供
することを目的とする。
【００１４】また、本発明は、複数の発振部の高速の切
り換え動作が可能な発振回路を提供することを目的とす
る。
り換え動作が可能な発振回路を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明は上記目的を達成
するために、クロック信号によってインバータ又はハイ
インピーダンス出力状態となるクロックドゲート回路を
含みそれぞれ静電容量及び抵抗値に応じて決定される周
波数の発振信号を発生する複数系統の発振部と、与えら
れる制御信号に応じて前記クロック信号を生成するゲー
ト回路とを備え、各発振部はそれぞれに与えられるクロ
ック信号に応じて発振動作を停止又は開始することを特
徴とする。
するために、クロック信号によってインバータ又はハイ
インピーダンス出力状態となるクロックドゲート回路を
含みそれぞれ静電容量及び抵抗値に応じて決定される周
波数の発振信号を発生する複数系統の発振部と、与えら
れる制御信号に応じて前記クロック信号を生成するゲー
ト回路とを備え、各発振部はそれぞれに与えられるクロ
ック信号に応じて発振動作を停止又は開始することを特
徴とする。
【００１６】また、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する発振部と、所
定の制御信号に応じて前記静電容量に係るコンデンサに
残存する電荷量を均一にする回路とを有することを特徴
とする。
て決定される周波数の発振信号を発生する発振部と、所
定の制御信号に応じて前記静電容量に係るコンデンサに
残存する電荷量を均一にする回路とを有することを特徴
とする。
【００１７】
【作用】本発明は上記構成により、各発振部はそれぞれ
に与えられるクロック信号に応じて発振動作を停止又は
開始するので、高精度の電源を必要とせず、外部環境の
変化に対しても変動が少なく、かつ、安価な発振回路を
提供する。
に与えられるクロック信号に応じて発振動作を停止又は
開始するので、高精度の電源を必要とせず、外部環境の
変化に対しても変動が少なく、かつ、安価な発振回路を
提供する。
【００１８】また、本発明は、コンデンサに残存する電
荷量を均一にする回路を備えることにより、ある一つの
発振部から他の発振部に切り換える際に、発振動作が安
定するまでの時間が短いので、複数の発振部の高速の切
り換え動作が可能となる。
荷量を均一にする回路を備えることにより、ある一つの
発振部から他の発振部に切り換える際に、発振動作が安
定するまでの時間が短いので、複数の発振部の高速の切
り換え動作が可能となる。
【００１９】
【実施例】以下、本発明の実施例について図１ないし図
４を参照して説明する。
４を参照して説明する。
【００２０】図１は本発明による発振回路の第１の実施
例の回路図であって、ＣＭＯＳゲートアレイ化した静電
容量検出回路に適用したものである。
例の回路図であって、ＣＭＯＳゲートアレイ化した静電
容量検出回路に適用したものである。
【００２１】図１において、まず、ゲートアレイに外付
けする構成要素について説明する。Ｃ１及びＣ２は可変
コンデンサ、ＣＲは固定コンデンサであり、外部からの
圧力を検出する検出部を構成する。コンデンサＣ１及び
Ｃ２は、２つの固定電極とこの２つの固定電極間に設け
られた可動電極で構成されている。この可動電極は、一
方の固定電極の一部に穴を設け、その穴に通されたプラ
ンジャーに直結している。さらにこのプランジャーは、
油圧、ガス圧等の液体、気体の圧力や加速度等の外部か
らの作用に応じて変位する受圧部に結合されている。あ
るいはこのプランジャー自体が外部の物体の変位に応じ
て偏倚する構成となっている。すなわちこの可動電極
は、外部からの作用に応じていずれか一方の固定電極側
に偏倚し、外部からの作用がない状態（以下「通常状
態」という）では、２つの固定電極間を２分する丁度中
間に位置している。従って、通常状態においては、一方
の固定電極と可動電極とで形成されるコンデンサＣ１の
静電容量は、他方の固定電極と可動電極とで形成される
コンデンサＣ２の静電容量と等しい値となる。
けする構成要素について説明する。Ｃ１及びＣ２は可変
コンデンサ、ＣＲは固定コンデンサであり、外部からの
圧力を検出する検出部を構成する。コンデンサＣ１及び
Ｃ２は、２つの固定電極とこの２つの固定電極間に設け
られた可動電極で構成されている。この可動電極は、一
方の固定電極の一部に穴を設け、その穴に通されたプラ
ンジャーに直結している。さらにこのプランジャーは、
油圧、ガス圧等の液体、気体の圧力や加速度等の外部か
らの作用に応じて変位する受圧部に結合されている。あ
るいはこのプランジャー自体が外部の物体の変位に応じ
て偏倚する構成となっている。すなわちこの可動電極
は、外部からの作用に応じていずれか一方の固定電極側
に偏倚し、外部からの作用がない状態（以下「通常状
態」という）では、２つの固定電極間を２分する丁度中
間に位置している。従って、通常状態においては、一方
の固定電極と可動電極とで形成されるコンデンサＣ１の
静電容量は、他方の固定電極と可動電極とで形成される
コンデンサＣ２の静電容量と等しい値となる。
【００２２】可動電極が外部からの圧力等に応じて偏倚
した状態（以下「偏倚状態」という）においては、コン
デンサＣ１及びＣ２の静電容量は異なる値となる。従っ
て、両者の静電容量の差を測定することにより、外部か
らの作用の大きさを検出することができる。
した状態（以下「偏倚状態」という）においては、コン
デンサＣ１及びＣ２の静電容量は異なる値となる。従っ
て、両者の静電容量の差を測定することにより、外部か
らの作用の大きさを検出することができる。
【００２３】一方、コンデンサＣＲは基準部（リファレ
ンス部）であり、２つの固定電極で構成されている。従
って、この２つの固定電極で形成されるコンデンサＣＲ
の静電容量の値は外部からの作用によっては変化しな
い。なお、コンデンサＣ１、Ｃ２、ＣＲは、周囲の環境
によって誘電率等が変化したときには、それぞれの静電
容量も変化することになる。
ンス部）であり、２つの固定電極で構成されている。従
って、この２つの固定電極で形成されるコンデンサＣＲ
の静電容量の値は外部からの作用によっては変化しな
い。なお、コンデンサＣ１、Ｃ２、ＣＲは、周囲の環境
によって誘電率等が変化したときには、それぞれの静電
容量も変化することになる。
【００２４】Ｒ１、Ｒ２は及びＲ３は外付けの固定抵抗
であり、それぞれコンデンサＣ１、Ｃ２及びＣＲととも
に、発振周波数を決定する時定数を定める。なお、コン
デンサＣ１及びＣ２を構成する固定電極はリード線等で
ゲートアレイの端子に接続され、可動電極は抵抗Ｒ１及
びＲ２の一方の端とともに検出部のコモン側としてゲー
トアレイの端子に接続されている。また、基準部のコン
デンサＣＲの２つの固定電極はゲートアレイの端子にそ
れぞれ接続され、抵抗Ｒ３はその一方の端が単独でゲー
トアレイの端子に、他方がコンデンサＣＲの一方の固定
電極に接続されている。
であり、それぞれコンデンサＣ１、Ｃ２及びＣＲととも
に、発振周波数を決定する時定数を定める。なお、コン
デンサＣ１及びＣ２を構成する固定電極はリード線等で
ゲートアレイの端子に接続され、可動電極は抵抗Ｒ１及
びＲ２の一方の端とともに検出部のコモン側としてゲー
トアレイの端子に接続されている。また、基準部のコン
デンサＣＲの２つの固定電極はゲートアレイの端子にそ
れぞれ接続され、抵抗Ｒ３はその一方の端が単独でゲー
トアレイの端子に、他方がコンデンサＣＲの一方の固定
電極に接続されている。
【００２５】次に、ゲートアレイの内部回路について説
明する。図１において、４ａないし４ｄはインバータ回
路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７
ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲ
ート回路である。なおこの場合、各ゲートのトランジス
タ容量及び構成を同一にすることが望ましい。
明する。図１において、４ａないし４ｄはインバータ回
路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７
ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲ
ート回路である。なおこの場合、各ゲートのトランジス
タ容量及び構成を同一にすることが望ましい。
【００２６】図２はＣＭＯＳ半導体素子で構成されるク
ロックドゲート回路を示す図であり、図２（ａ）はその
内部回路を、図２（ｂ）はその等価回路を示す。図２
（ａ）において、クロック信号φがハイレベルの場合に
はインバータ動作となり、その出力信号Ｙは入力信号Ａ
の反転した信号となる。一方、クロック信号φがローレ
ベルの場合には出力はハイインピーダンスとなり、入力
と出力とは遮断状態となる。図２（ａ）において、クロ
ック信号φを反転するインバータ８１は２つのＣＭＯＳ
トランジスタで形成される。従って、クロックドゲート
回路は６個のＣＭＯＳトランジスタで形成することがで
き、非常に簡単な構成となるので、ゲートアレイ化が容
易で安価に実現することができる。また、製造上のばら
つきがアナログスイッチより少なく量産性が良い。さら
に、インバータ状態とハイインピーダンス状態との状態
反転が早く、高速のクロック信号φで駆動することがで
きる。
ロックドゲート回路を示す図であり、図２（ａ）はその
内部回路を、図２（ｂ）はその等価回路を示す。図２
（ａ）において、クロック信号φがハイレベルの場合に
はインバータ動作となり、その出力信号Ｙは入力信号Ａ
の反転した信号となる。一方、クロック信号φがローレ
ベルの場合には出力はハイインピーダンスとなり、入力
と出力とは遮断状態となる。図２（ａ）において、クロ
ック信号φを反転するインバータ８１は２つのＣＭＯＳ
トランジスタで形成される。従って、クロックドゲート
回路は６個のＣＭＯＳトランジスタで形成することがで
き、非常に簡単な構成となるので、ゲートアレイ化が容
易で安価に実現することができる。また、製造上のばら
つきがアナログスイッチより少なく量産性が良い。さら
に、インバータ状態とハイインピーダンス状態との状態
反転が早く、高速のクロック信号φで駆動することがで
きる。
【００２７】ＮＡＮＤ回路６ａ及び６ｂ、クロックドゲ
ート回路８ａ及び８ｂ、インバータ回路４ａは第１発振
部を構成し、コンデンサＣ１及び抵抗Ｒ１で決定される
時定数に応じて周波数ｆ１の発振信号を発生する。同様
に、ＮＡＮＤ回路６ａ及び６ｃ、クロックドゲート回路
８ｃ及び８ｄ、インバータ回路４ｂは第２発振部を構成
し、コンデンサＣ２及び抵抗Ｒ２で決定される時定数に
応じて周波数ｆ２の発振信号を発生する。また、ＮＡＮ
Ｄ回路６ｄ及び６ｅ、クロックドゲート回路８ｅ、８ｇ
及び８ｆ、インバータ回路４ｃは第３発振部を構成し、
コンデンサＣＲ及び抵抗Ｒ３で決定される時定数に応じ
て固定の周波数ｆ３の基準発振信号を発生する。
ート回路８ａ及び８ｂ、インバータ回路４ａは第１発振
部を構成し、コンデンサＣ１及び抵抗Ｒ１で決定される
時定数に応じて周波数ｆ１の発振信号を発生する。同様
に、ＮＡＮＤ回路６ａ及び６ｃ、クロックドゲート回路
８ｃ及び８ｄ、インバータ回路４ｂは第２発振部を構成
し、コンデンサＣ２及び抵抗Ｒ２で決定される時定数に
応じて周波数ｆ２の発振信号を発生する。また、ＮＡＮ
Ｄ回路６ｄ及び６ｅ、クロックドゲート回路８ｅ、８ｇ
及び８ｆ、インバータ回路４ｃは第３発振部を構成し、
コンデンサＣＲ及び抵抗Ｒ３で決定される時定数に応じ
て固定の周波数ｆ３の基準発振信号を発生する。
【００２８】なお、第３発振部のクロックドゲート回路
６ｅ、６ｆ及び６ｇのクロック信号入力端子は電源にプ
ルアップされているので、常時インバータ回路を構成し
ている。にもかかわらずクロックドゲート回路を使用し
てるのは、ＮＡＮＤ回路６ｄの負荷容量を第１発振部及
び第２発振部におけるＮＡＮＤ回路６ａの負荷容量と等
しくして、各発振部の特性の同一化を図るためである。
また、第１及び第２発振部において、初段のＮＡＮＤ回
路６ａを共用しているのも同様の理由による。
６ｅ、６ｆ及び６ｇのクロック信号入力端子は電源にプ
ルアップされているので、常時インバータ回路を構成し
ている。にもかかわらずクロックドゲート回路を使用し
てるのは、ＮＡＮＤ回路６ｄの負荷容量を第１発振部及
び第２発振部におけるＮＡＮＤ回路６ａの負荷容量と等
しくして、各発振部の特性の同一化を図るためである。
また、第１及び第２発振部において、初段のＮＡＮＤ回
路６ａを共用しているのも同様の理由による。
【００２９】また、第１の発振部及び第２の発振部の初
段ＮＡＮＤゲートを共用とすることにより、各発振回路
の入力寄生容量を同一とすることが可能となり発振の誤
差を少なくする効果がある。
段ＮＡＮＤゲートを共用とすることにより、各発振回路
の入力寄生容量を同一とすることが可能となり発振の誤
差を少なくする効果がある。
【００３０】一方、ＮＡＮＤ回路６ｆ、６ｇ及び６ｈ、
インバータ回路４ｄ並びにＮＯＲ回路７ａ及び７ｂのゲ
ート回路は、ゲートアレイ内のタイミングジェネレータ
（図示せず）からの制御信号であるパルス信号Ｅ０、Ｅ
１、Ｅ２及びＥ３をこの発振回路の制御端子に受けて、
第１、第２及び第３発振部の発振動作等の条件を定める
パルス信号Ｅ４ないしＥ８を生成する。なお、これらの
パルス信号の基準となる信号は、第３発振部から発生さ
れる周波数ｆ３の基準発振信号である。
インバータ回路４ｄ並びにＮＯＲ回路７ａ及び７ｂのゲ
ート回路は、ゲートアレイ内のタイミングジェネレータ
（図示せず）からの制御信号であるパルス信号Ｅ０、Ｅ
１、Ｅ２及びＥ３をこの発振回路の制御端子に受けて、
第１、第２及び第３発振部の発振動作等の条件を定める
パルス信号Ｅ４ないしＥ８を生成する。なお、これらの
パルス信号の基準となる信号は、第３発振部から発生さ
れる周波数ｆ３の基準発振信号である。
【００３１】次に、図１の発振回路の動作について説明
する。図３はパルス信号Ｅ０〜Ｅ８のタイミングチャー
トである。また、表１はこの発振回路の制御端子に入力
されるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３に対する発
振状態を示すものである。
する。図３はパルス信号Ｅ０〜Ｅ８のタイミングチャー
トである。また、表１はこの発振回路の制御端子に入力
されるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３に対する発
振状態を示すものである。
【００３２】
【表１】 パルス信号Ｅ０がＬ（ローレベル）の場合は、ＮＡＮＤ
回路６ａ及びＮＡＮＤ回路６ｄがノンアクティブとな
り、他のパルス信号の状態にかかわらず全ての発振が停
止する。（図３のＴ６の期間） パルス信号Ｅ０がＨ（ハイレベル）の場合には、ＮＡＮ
Ｄ回路６ｄがアクティブとなるので第３発振部は発振状
態となり、周波数ｆ３の基準発振信号が発生される。
（図３のＴ１〜Ｔ５の期間） パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１が
Ｈ、Ｅ２がＬ、Ｅ３がＨの場合には、クロックドゲート
回路８ａ及び８ｂのクロック信号φであるパルス信号Ｅ
５及びＥ７がともにＨとなる。すなわち図３のＴ２の期
間には、第１発振部が発振状態となる。この期間におい
て、クロックドゲート回路８ｃ及び８ｄはクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＬとなるので
遮断状態となり、第２発振部は発振停止状態となる。
回路６ａ及びＮＡＮＤ回路６ｄがノンアクティブとな
り、他のパルス信号の状態にかかわらず全ての発振が停
止する。（図３のＴ６の期間） パルス信号Ｅ０がＨ（ハイレベル）の場合には、ＮＡＮ
Ｄ回路６ｄがアクティブとなるので第３発振部は発振状
態となり、周波数ｆ３の基準発振信号が発生される。
（図３のＴ１〜Ｔ５の期間） パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１が
Ｈ、Ｅ２がＬ、Ｅ３がＨの場合には、クロックドゲート
回路８ａ及び８ｂのクロック信号φであるパルス信号Ｅ
５及びＥ７がともにＨとなる。すなわち図３のＴ２の期
間には、第１発振部が発振状態となる。この期間におい
て、クロックドゲート回路８ｃ及び８ｄはクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＬとなるので
遮断状態となり、第２発振部は発振停止状態となる。
【００３３】また、パルス信号Ｅ０がＨの場合で、か
つ、パルス信号Ｅ１がＨ、Ｅ２がＨ、Ｅ３がＬの場合に
は、クロックドゲート回路８ｃ及び８ｄのクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＨとなる。す
なわち図３のＴ４の期間には、第２発振部が発振状態と
なる。この期間において、クロックドゲート回路８ａ及
び８ｂはクロック信号φであるパルス信号Ｅ５及びＥ７
がともにＬとなるので遮断状態となり、第１発振部は発
振停止状態となる。
つ、パルス信号Ｅ１がＨ、Ｅ２がＨ、Ｅ３がＬの場合に
は、クロックドゲート回路８ｃ及び８ｄのクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＨとなる。す
なわち図３のＴ４の期間には、第２発振部が発振状態と
なる。この期間において、クロックドゲート回路８ａ及
び８ｂはクロック信号φであるパルス信号Ｅ５及びＥ７
がともにＬとなるので遮断状態となり、第１発振部は発
振停止状態となる。
【００３４】パルス信号Ｅ０がＨの場合で、かつ、パル
ス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ
及び８ｃはクロック信号φであるＥ５及びＥ６がともに
Ｈとなるのでアクティブとなる。また、クロックドゲー
ト回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ
８がともにＬとなるので遮断状態となる。かかる条件の
場合、すなわち図３においてＴ１、Ｔ３及びＴ５の期間
には、コンデンサＣ１及びＣ２を接続している共通端子
は、クロックドゲート回路８ｂ及び８ｄが遮断状態であ
るため、開放状態となる。また、コンデンサＣ１及びＣ
２のもう片方のそれぞれの端子は同電位となる。従っ
て、一方の発振部から他方の発振部に発振状態を切り換
える際に、図３のＴ１、Ｔ３又はＴ５の期間を設けるこ
とによりコンデンサＣ１及びＣ２に残存する電荷量を均
一にすることにより、発振動作の開始時間のばらつきを
なくすことが可能となる。
ス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ
及び８ｃはクロック信号φであるＥ５及びＥ６がともに
Ｈとなるのでアクティブとなる。また、クロックドゲー
ト回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ
８がともにＬとなるので遮断状態となる。かかる条件の
場合、すなわち図３においてＴ１、Ｔ３及びＴ５の期間
には、コンデンサＣ１及びＣ２を接続している共通端子
は、クロックドゲート回路８ｂ及び８ｄが遮断状態であ
るため、開放状態となる。また、コンデンサＣ１及びＣ
２のもう片方のそれぞれの端子は同電位となる。従っ
て、一方の発振部から他方の発振部に発振状態を切り換
える際に、図３のＴ１、Ｔ３又はＴ５の期間を設けるこ
とによりコンデンサＣ１及びＣ２に残存する電荷量を均
一にすることにより、発振動作の開始時間のばらつきを
なくすことが可能となる。
【００３５】また、図３には示してないが、図１におい
て、パルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３がＨの場合、
パルス信号Ｅ４がＨになり、それにつながるＮＡＮＤ回
路６ａがアクティブであるにもかかわらず、クロックド
ゲート回路８ａ、８ｂ、８ｃ及び８ｄが遮断状態になり
前記ＮＡＮＤ回路６ａのもう片方の入力が開放状態にな
るため、この状態にならないように注意が必要である。
て、パルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３がＨの場合、
パルス信号Ｅ４がＨになり、それにつながるＮＡＮＤ回
路６ａがアクティブであるにもかかわらず、クロックド
ゲート回路８ａ、８ｂ、８ｃ及び８ｄが遮断状態になり
前記ＮＡＮＤ回路６ａのもう片方の入力が開放状態にな
るため、この状態にならないように注意が必要である。
【００３６】図４は本発明の発振回路の第２の実施例の
構成を示す回路図である。この実施例の特徴は、図１に
示す発振回路で第１発振部及び第２発振部に、発振周波
数を決定する外付けの抵抗Ｒ１及びＲ２がそれぞれ接続
されていたのを、一つの抵抗を共用して使用する点にあ
る。かかる構成により、２つの抵抗のばらつきによる第
１発振部及び第２発振部の発振周波数の誤差をさらに低
減することができる。
構成を示す回路図である。この実施例の特徴は、図１に
示す発振回路で第１発振部及び第２発振部に、発振周波
数を決定する外付けの抵抗Ｒ１及びＲ２がそれぞれ接続
されていたのを、一つの抵抗を共用して使用する点にあ
る。かかる構成により、２つの抵抗のばらつきによる第
１発振部及び第２発振部の発振周波数の誤差をさらに低
減することができる。
【００３７】なお、他の構成並びに図３のタイミングチ
ャート及び表１については図１に示す第１の実施例の構
成と同一であるので、その説明は省略する。
ャート及び表１については図１に示す第１の実施例の構
成と同一であるので、その説明は省略する。
【００３８】このように、クロック信号によってインバ
ータ又はハイインピーダンス出力状態となるクロックド
ゲート回路を含む２つの発振部を備え、それぞれ静電容
量及び抵抗値に応じて決定される周波数の発振信号を発
生する場合に、各発振部はそれぞれに与えられるクロッ
ク信号に応じて発振動作を停止又は開始するので、高精
度の電源を必要とせず、外部環境の変化に対しても変動
が少なく、かつ、安価な発振回路を実現できる。
ータ又はハイインピーダンス出力状態となるクロックド
ゲート回路を含む２つの発振部を備え、それぞれ静電容
量及び抵抗値に応じて決定される周波数の発振信号を発
生する場合に、各発振部はそれぞれに与えられるクロッ
ク信号に応じて発振動作を停止又は開始するので、高精
度の電源を必要とせず、外部環境の変化に対しても変動
が少なく、かつ、安価な発振回路を実現できる。
【００３９】また、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサの電荷量
を均一化する回路とを有することにより、発振動作を開
始する前にコンデンサに残存する電荷量を均一化するこ
とができるので、一方の発振部から他方の発振部に切り
換える際に、発振動作が迅速に安定するため、静電容量
の検出を高速に行うことが可能となる。
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサの電荷量
を均一化する回路とを有することにより、発振動作を開
始する前にコンデンサに残存する電荷量を均一化するこ
とができるので、一方の発振部から他方の発振部に切り
換える際に、発振動作が迅速に安定するため、静電容量
の検出を高速に行うことが可能となる。
【００４０】なお、上記実施例においては、静電容量検
出回路に適用した２つの発振部（基準発振部である第３
発振部を除く）の場合について記述したが、これに限る
ことなく、２以上のｎ個のポイントの圧力等を検出する
場合には、ｎ個の発振部を設け、各ポイントの圧力等の
検出を順次行うときは、当該検出に係る発振部と基準発
振部のみを高速で切り換えつつ発振させることになる。
従って、かかる静電容量検出回路に適用するために、ク
ロックドゲート回路を使用した本発明の構成は、優れた
効果を発揮することとなる。
出回路に適用した２つの発振部（基準発振部である第３
発振部を除く）の場合について記述したが、これに限る
ことなく、２以上のｎ個のポイントの圧力等を検出する
場合には、ｎ個の発振部を設け、各ポイントの圧力等の
検出を順次行うときは、当該検出に係る発振部と基準発
振部のみを高速で切り換えつつ発振させることになる。
従って、かかる静電容量検出回路に適用するために、ク
ロックドゲート回路を使用した本発明の構成は、優れた
効果を発揮することとなる。
【００４１】なお、発振回路を通常のＭＳＩで構成する
場合、あるいはゲートアレイの消費電流に余裕がある場
合には、クロックドゲート回路でなくとも同様な発振回
路を構成することができる。
場合、あるいはゲートアレイの消費電流に余裕がある場
合には、クロックドゲート回路でなくとも同様な発振回
路を構成することができる。
【００４２】図５は本発明の発振回路の第３の実施例の
構成を示す回路図である。この実施例の特徴は、クロッ
クドゲート回路の代わりに、Ｉ／Ｏセルであるトライス
テートバッファを使用した点にある。かかる構成によ
り、クロックドゲート回路の場合よりも消費電流は増加
するものの、容易にゲートアレイ化が可能となるので、
安価な発振回路を実現することができる。図５において
１は従来例と同様、検出部である。他の構成並びに図３
のタイミングチャート及び表１については図１に示す第
１の実施例の構成と同一であるので、その説明は省略す
る。
構成を示す回路図である。この実施例の特徴は、クロッ
クドゲート回路の代わりに、Ｉ／Ｏセルであるトライス
テートバッファを使用した点にある。かかる構成によ
り、クロックドゲート回路の場合よりも消費電流は増加
するものの、容易にゲートアレイ化が可能となるので、
安価な発振回路を実現することができる。図５において
１は従来例と同様、検出部である。他の構成並びに図３
のタイミングチャート及び表１については図１に示す第
１の実施例の構成と同一であるので、その説明は省略す
る。
【００４３】上記第１及び第２の実施例においては、検
出部を構成する可変コンデンサと基準部を構成する固定
コンデンサとを同一の環境下に設けたので、この環境の
変化、例えば検出する油圧の油の化学成分の変化によ
り、検出部のコンデンサの誘電率が変化した場合等で
も、基準部のコンデンサの誘電率も同じように変化する
ので、検出誤差を極力小さくすることが可能である。す
なわち図には示してないが、ゲートアレイ内には、基準
発振信号の周波数ｆ３に基づいて各種パルス信号を発生
するタイミングジェネレータの他、図３に示すＴ２の期
間に周波数ｆ１の発振信号をカウントアップし、Ｔ４の
期間に周波数ｆ２の発振信号をカウントダウンするアッ
プダウンカウンタを有している。
出部を構成する可変コンデンサと基準部を構成する固定
コンデンサとを同一の環境下に設けたので、この環境の
変化、例えば検出する油圧の油の化学成分の変化によ
り、検出部のコンデンサの誘電率が変化した場合等で
も、基準部のコンデンサの誘電率も同じように変化する
ので、検出誤差を極力小さくすることが可能である。す
なわち図には示してないが、ゲートアレイ内には、基準
発振信号の周波数ｆ３に基づいて各種パルス信号を発生
するタイミングジェネレータの他、図３に示すＴ２の期
間に周波数ｆ１の発振信号をカウントアップし、Ｔ４の
期間に周波数ｆ２の発振信号をカウントダウンするアッ
プダウンカウンタを有している。
【００４４】いま、誘電率の変化に伴い検出部のコンデ
ンサＣ１及びＣ２の静電容量が３０％増加したとする。
この場合には、第１及び第２発振部からの発振信号の周
波数ｆ１及びｆ２が低下するので、アップダウンカウン
タがＴ２及びＴ４の期間にカウントする数が３０％減少
することになる。しかしこの場合には、基準部のコンデ
ンサＣＲの静電容量も同じく３０％増加することにな
り、第３発振部からの基準となる発振信号の周波数ｆ３
が低下するので、Ｔ２及びＴ４の期間も３０％長くな
り、誘電率の変化に伴う検出誤差を吸収することができ
る。
ンサＣ１及びＣ２の静電容量が３０％増加したとする。
この場合には、第１及び第２発振部からの発振信号の周
波数ｆ１及びｆ２が低下するので、アップダウンカウン
タがＴ２及びＴ４の期間にカウントする数が３０％減少
することになる。しかしこの場合には、基準部のコンデ
ンサＣＲの静電容量も同じく３０％増加することにな
り、第３発振部からの基準となる発振信号の周波数ｆ３
が低下するので、Ｔ２及びＴ４の期間も３０％長くな
り、誘電率の変化に伴う検出誤差を吸収することができ
る。
【００４５】また、上記実施例では外部から受ける作用
を静電容量の変化として検出するようにしたが、これに
限ることなく、外部作用により帰還抵抗の変化として検
出する構成とすることも可能である。すなわち、本発明
の発振回路は外部から受ける作用のアナログ量を直接周
波数の変化に変換する回路に広く適用できることはもち
ろんである。
を静電容量の変化として検出するようにしたが、これに
限ることなく、外部作用により帰還抵抗の変化として検
出する構成とすることも可能である。すなわち、本発明
の発振回路は外部から受ける作用のアナログ量を直接周
波数の変化に変換する回路に広く適用できることはもち
ろんである。
【００４６】
【発明の効果】本発明は、上記実施例から明らかなよう
に、クロック信号によってインバータ又はハイインピー
ダンス出力状態となるクロックドゲート回路を含みそれ
ぞれ静電容量及び抵抗値に応じて決定される周波数の発
振信号を生成する複数系統の発振部と、制御信号に応じ
てクロック信号を生成するゲート回路とを備え、各発振
部はそれぞれに与えられるクロック信号に応じて発振動
作を停止又は開始することにより、高精度の電源を必要
とせず、外部環境の変化に対しても変動が少なく、か
つ、安価な発振回路を実現する効果がある。
に、クロック信号によってインバータ又はハイインピー
ダンス出力状態となるクロックドゲート回路を含みそれ
ぞれ静電容量及び抵抗値に応じて決定される周波数の発
振信号を生成する複数系統の発振部と、制御信号に応じ
てクロック信号を生成するゲート回路とを備え、各発振
部はそれぞれに与えられるクロック信号に応じて発振動
作を停止又は開始することにより、高精度の電源を必要
とせず、外部環境の変化に対しても変動が少なく、か
つ、安価な発振回路を実現する効果がある。
【００４７】また、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサに残存す
る電荷量を均一にする回路とを有することにより、複数
の発振部の高速の切り換え動作が可能となるので、静電
容量検出回路等に適用した場合には、検出速度を高速に
できる効果がある。
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサに残存す
る電荷量を均一にする回路とを有することにより、複数
の発振部の高速の切り換え動作が可能となるので、静電
容量検出回路等に適用した場合には、検出速度を高速に
できる効果がある。
【図１】本発明による発振回路の第１の実施例の回路図
である。
である。
【図２】ＣＭＯＳ半導体素子で構成されるクロックドゲ
ート回路を示す図である。
ート回路を示す図である。
【図３】パルス信号Ｅ０〜Ｅ８のタイミングチャートで
ある。
ある。
【図４】本発明の発振回路の第２の実施例の構成を示す
回路図である。
回路図である。
【図５】本発明の発振回路の第３の実施例の構成を示す
回路図である。
回路図である。
【図６】従来のシュミット発振回路の回路図である。
【図７】従来のアナログスイッチを使用した発振回路の
構成を示す回路図である。
構成を示す回路図である。
【図８】図７の構成の変形例としての発振回路の回路図
である。
である。
【図９】シュミット発振回路において発生する出力周波
数の折れを示す図である。
数の折れを示す図である。
４ａ〜４ｄ インバータ回路 ６ａ〜６ｈ ＮＡＮＤ回路 ７ａ，７ｂ ＮＯＲ回路 ８ａ〜８ｇ クロックドゲート回路 Ｃ１，Ｃ２ 可変コンデンサ ＣＲ 固定コンデンサ Ｒ１〜Ｒ３ 抵抗 Ｅ０〜Ｅ３ 制御信号 Ｅ５〜Ｅ８ クロック信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に、ゲートアレイの内部回路について説
明する。図１において、４ａないし４ｄはインバータ回
路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７
ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲ
ート回路である。なおこの場合、各ゲートのトランジス
タサイズ及び構成を同一にすることが望ましい。
明する。図１において、４ａないし４ｄはインバータ回
路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７
ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲ
ート回路である。なおこの場合、各ゲートのトランジス
タサイズ及び構成を同一にすることが望ましい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】図２はＣＭＯＳ半導体素子で構成されるク
ロックドゲート回路を示す図であり、図２（ａ）はその
内部回路を、図２（ｂ）はその等価回路を示す。図２
（ａ）において、クロック信号φがハイレベルの場合に
はインバータ動作となり、その出力信号Ｙは入力信号Ａ
の反転した信号となる。一方、クロック信号φがローレ
ベルの場合には出力はハイインピーダンスとなり、入力
と出力とは遮断状態となる。図２（ａ）において、クロ
ック信号φを反転するインバータ８１は２つのＭＯＳト
ランジスタで形成される。従って、クロックドゲート回
路は６個のＭＯＳトランジスタで形成することができ、
非常に簡単な構成となるので、ゲートアレイ化が容易で
安価に実現することができる。また、特性の製造上のば
らつきがアナログスイッチより少なく量産性が良い。さ
らに、インバータ状態とハイインピーダンス状態との状
態反転が早く、高速のクロック信号φで駆動することが
できる。
ロックドゲート回路を示す図であり、図２（ａ）はその
内部回路を、図２（ｂ）はその等価回路を示す。図２
（ａ）において、クロック信号φがハイレベルの場合に
はインバータ動作となり、その出力信号Ｙは入力信号Ａ
の反転した信号となる。一方、クロック信号φがローレ
ベルの場合には出力はハイインピーダンスとなり、入力
と出力とは遮断状態となる。図２（ａ）において、クロ
ック信号φを反転するインバータ８１は２つのＭＯＳト
ランジスタで形成される。従って、クロックドゲート回
路は６個のＭＯＳトランジスタで形成することができ、
非常に簡単な構成となるので、ゲートアレイ化が容易で
安価に実現することができる。また、特性の製造上のば
らつきがアナログスイッチより少なく量産性が良い。さ
らに、インバータ状態とハイインピーダンス状態との状
態反転が早く、高速のクロック信号φで駆動することが
できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】パルス信号Ｅ０がＨの場合で、かつ、パル
ス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ
及び８ｃはクロック信号φであるＥ５及びＥ６がともに
Ｈとなるのでアクティブとなる。また、クロックドゲー
ト回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ
８がともにＬとなるので遮断状態となる。かかる条件の
場合、すなわち図３においてＴ１、Ｔ３及びＴ５の期間
には、コンデンサＣ１及びＣ２を接続している共通端子
は、クロックドゲート回路８ｂ及び８ｄが遮断状態であ
るため、開放状態となる。また、コンデンサＣ１及びＣ
２のもう片方のそれぞれの端子は同電位となる。従っ
て、一方の発振部から他方の発振部に発振状態を切り換
える際に、図３のＴ１、Ｔ３又はＴ５の期間を設けるこ
とによりコンデンサＣ１及びＣ２に残存する電荷量を均
一にすることにより、発振動作の安定する時間のばらつ
きをなくすことが可能となる。
ス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ
及び８ｃはクロック信号φであるＥ５及びＥ６がともに
Ｈとなるのでアクティブとなる。また、クロックドゲー
ト回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ
８がともにＬとなるので遮断状態となる。かかる条件の
場合、すなわち図３においてＴ１、Ｔ３及びＴ５の期間
には、コンデンサＣ１及びＣ２を接続している共通端子
は、クロックドゲート回路８ｂ及び８ｄが遮断状態であ
るため、開放状態となる。また、コンデンサＣ１及びＣ
２のもう片方のそれぞれの端子は同電位となる。従っ
て、一方の発振部から他方の発振部に発振状態を切り換
える際に、図３のＴ１、Ｔ３又はＴ５の期間を設けるこ
とによりコンデンサＣ１及びＣ２に残存する電荷量を均
一にすることにより、発振動作の安定する時間のばらつ
きをなくすことが可能となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】
【表１】 パルス信号Ｅ０がＬ（ローレベル）の場合は、ＮＡＮＤ
回路６ａ及びＮＡＮＤ回路６ｄがノンアクティブとな
り、他のパルス信号の状態にかかわらず全ての発振が停
止する。（図３のＴ６の期間） パルス信号Ｅ０がＨ（ハイレベル）の場合には、ＮＡＮ
Ｄ回路６ｄがアクティブとなるので第３発振部は発振状
態となり、周波数ｆ３の基準発振信号が発生される。
（図３のＴ１〜Ｔ５の期間） パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１が
Ｈ、Ｅ２がＬ、Ｅ３がＨの場合には、クロックドゲート
回路８ａ及び８ｂのクロック信号φであるパルス信号Ｅ
５及びＥ７がともにＨとなる。すなわち図３のＴ２の期
間には、第１発振部が発振状態となる。この期間におい
て、クロックドゲート回路８ｃ及び８ｄはクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＬとなるので
遮断状態となり、第２発振部は発振停止状態となる。
回路６ａ及びＮＡＮＤ回路６ｄがノンアクティブとな
り、他のパルス信号の状態にかかわらず全ての発振が停
止する。（図３のＴ６の期間） パルス信号Ｅ０がＨ（ハイレベル）の場合には、ＮＡＮ
Ｄ回路６ｄがアクティブとなるので第３発振部は発振状
態となり、周波数ｆ３の基準発振信号が発生される。
（図３のＴ１〜Ｔ５の期間） パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１が
Ｈ、Ｅ２がＬ、Ｅ３がＨの場合には、クロックドゲート
回路８ａ及び８ｂのクロック信号φであるパルス信号Ｅ
５及びＥ７がともにＨとなる。すなわち図３のＴ２の期
間には、第１発振部が発振状態となる。この期間におい
て、クロックドゲート回路８ｃ及び８ｄはクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＬとなるので
遮断状態となり、第２発振部は発振停止状態となる。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 発振回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、所定の条件において発
振信号を生成する発振回路に関する。
振信号を生成する発振回路に関する。
【０００２】
【従来の技術】従来より、静電容量及び抵抗値に応じて
決定される周波数の発振信号を生成する発振回路は、い
わゆるＣＲ発振回路として広く知られている。
決定される周波数の発振信号を生成する発振回路は、い
わゆるＣＲ発振回路として広く知られている。
【０００３】図６ないし図８は、ガス圧等の圧力を検出
する圧力センサであって、新たに開発されたものに適用
した静電容量検出回路の例を示す図である。なお、かか
る圧力センサに適用した静電容量検出回路については、
本願の１の出願人により出願中（特願平５−６３２９６
号）である。
する圧力センサであって、新たに開発されたものに適用
した静電容量検出回路の例を示す図である。なお、かか
る圧力センサに適用した静電容量検出回路については、
本願の１の出願人により出願中（特願平５−６３２９６
号）である。
【０００４】図６はシュミット発振回路の回路図であ
る。図６において、１は２つの可変コンデンサＣ１及び
Ｃ２からなる検出部であり、可変コンデンサの静電容量
がガス圧等の外部環境により変化する。２ａ及び２ｂは
シュミットインバータ回路であり、それぞれ接続されて
いる抵抗Ｒ１及びＲ２の抵抗値と、検出部１からの静電
容量に応じて、周波数ｆ１及びｆ２の発振信号を送出す
る。従って、例えば検出部１の構造を、圧力に応じて変
位する可動電極と、この可動電極を挟んで両側に設けら
れた固定電極で構成し、外部から圧力を受けない状態で
はコンデンサＣ１及びＣ２の静電容量が等しくなるよう
に構成すれば、外部からの圧力に応じて静電容量が変化
するので、固定値である抵抗値との時定数が変化する。
従って、外部の圧力変化を周波数の変化として検出する
ことができる。なお、抵抗Ｒ２が可変となっているのは
抵抗Ｒ１の抵抗値に合わせるためである。
る。図６において、１は２つの可変コンデンサＣ１及び
Ｃ２からなる検出部であり、可変コンデンサの静電容量
がガス圧等の外部環境により変化する。２ａ及び２ｂは
シュミットインバータ回路であり、それぞれ接続されて
いる抵抗Ｒ１及びＲ２の抵抗値と、検出部１からの静電
容量に応じて、周波数ｆ１及びｆ２の発振信号を送出す
る。従って、例えば検出部１の構造を、圧力に応じて変
位する可動電極と、この可動電極を挟んで両側に設けら
れた固定電極で構成し、外部から圧力を受けない状態で
はコンデンサＣ１及びＣ２の静電容量が等しくなるよう
に構成すれば、外部からの圧力に応じて静電容量が変化
するので、固定値である抵抗値との時定数が変化する。
従って、外部の圧力変化を周波数の変化として検出する
ことができる。なお、抵抗Ｒ２が可変となっているのは
抵抗Ｒ１の抵抗値に合わせるためである。
【０００５】図７はトランスミッションゲートであるア
ナログスイッチを使用した発振回路の構成を示す回路図
である。図７において、１は図６と同様、２つの可変コ
ンデンサＣ１及びＣ２からなる検出部、３ａ及び３ｂは
それぞれ制御信号ｃｔｒｌ１及びｃｔｒｌ２のレベルに
よってオン又はオフとなるアナログスイッチ、４ａ〜４
ｅはインバータ回路である。これらインバータ回路は２
つの発振部の構成要素であり、インバータ回路４ａ、４
ｂ、４ｃ、コンデンサＣ１及び抵抗Ｒ１により第１発振
部を構成する。また、インバータ回路４ａ、４ｄ、４
ｅ、コンデンサＣ２及び抵抗Ｒ２により第２発振部を構
成する。
ナログスイッチを使用した発振回路の構成を示す回路図
である。図７において、１は図６と同様、２つの可変コ
ンデンサＣ１及びＣ２からなる検出部、３ａ及び３ｂは
それぞれ制御信号ｃｔｒｌ１及びｃｔｒｌ２のレベルに
よってオン又はオフとなるアナログスイッチ、４ａ〜４
ｅはインバータ回路である。これらインバータ回路は２
つの発振部の構成要素であり、インバータ回路４ａ、４
ｂ、４ｃ、コンデンサＣ１及び抵抗Ｒ１により第１発振
部を構成する。また、インバータ回路４ａ、４ｄ、４
ｅ、コンデンサＣ２及び抵抗Ｒ２により第２発振部を構
成する。
【０００６】図７の構成において、制御信号ｃｔｒｌ１
及びｃｔｒｌ２は同時にアクティブとなることはなく、
従ってアナログスイッチ３ａ及び３ｂは同時にオンとな
ることはない。また、アナログスイッチがオンとなる側
の発振部は発振動作を行うが、アナログスイッチがオフ
となる側の発振部は発振動作が停止する。従って、各発
振部は検出部１のコンデンサＣ１又はＣ２の静電容量を
独立して周波数ｆ１又はｆ２の発振信号に変換すること
ができる。
及びｃｔｒｌ２は同時にアクティブとなることはなく、
従ってアナログスイッチ３ａ及び３ｂは同時にオンとな
ることはない。また、アナログスイッチがオンとなる側
の発振部は発振動作を行うが、アナログスイッチがオフ
となる側の発振部は発振動作が停止する。従って、各発
振部は検出部１のコンデンサＣ１又はＣ２の静電容量を
独立して周波数ｆ１又はｆ２の発振信号に変換すること
ができる。
【０００７】図８は図７の構成の変形例としての発振回
路の回路図であり、図６の構成要素と同一のものは同じ
符号にて表している。図８において、４ｆは新たに追加
されたインバータ回路であり、制御信号ｃｔｒｌのレベ
ルを反転する。反転されない制御信号はアナログスイッ
チ３ａに供給され、インバータ回路４ｆで反転された制
御信号はアナログスイッチ３ｂに供給される。従って、
インバータ回路４ａ、４ｂ、４ｃ、コンデンサＣ１及び
抵抗Ｒ１により構成される第１発振部と、インバータ回
路４ａ、４ｄ、４ｅ、コンデンサＣ２及び抵抗Ｒ２によ
り構成される第２発振部とは交互に発振動作を行う。こ
のように図８の構成の発振回路によれば、一つの制御信
号のみで、第１発振部及び第２発振部が検出部１のコン
デンサＣ１又はＣ２の静電容量を独立して周波数ｆ１又
はｆ２の発振信号に変換する。
路の回路図であり、図６の構成要素と同一のものは同じ
符号にて表している。図８において、４ｆは新たに追加
されたインバータ回路であり、制御信号ｃｔｒｌのレベ
ルを反転する。反転されない制御信号はアナログスイッ
チ３ａに供給され、インバータ回路４ｆで反転された制
御信号はアナログスイッチ３ｂに供給される。従って、
インバータ回路４ａ、４ｂ、４ｃ、コンデンサＣ１及び
抵抗Ｒ１により構成される第１発振部と、インバータ回
路４ａ、４ｄ、４ｅ、コンデンサＣ２及び抵抗Ｒ２によ
り構成される第２発振部とは交互に発振動作を行う。こ
のように図８の構成の発振回路によれば、一つの制御信
号のみで、第１発振部及び第２発振部が検出部１のコン
デンサＣ１又はＣ２の静電容量を独立して周波数ｆ１又
はｆ２の発振信号に変換する。
【０００８】上記図６ないし図８においては、ＣＭＯＳ
のゲート回路等で発振回路を構成しているので、可変コ
ンデンサＣ１及びＣ２の他、抵抗Ｒ１及びＲ２を外付け
にすることにより、ゲートアレイ等のＩＣで構成するこ
とが可能である。
のゲート回路等で発振回路を構成しているので、可変コ
ンデンサＣ１及びＣ２の他、抵抗Ｒ１及びＲ２を外付け
にすることにより、ゲートアレイ等のＩＣで構成するこ
とが可能である。
【０００９】その他従来より、静電容量・周波数変換手
段としての静電容量検出回路に使用される発振回路に
は、高精度の検出が可能なスイッチドキャパシタ等を応
用したＣ−Ｖ変換回路がある。
段としての静電容量検出回路に使用される発振回路に
は、高精度の検出が可能なスイッチドキャパシタ等を応
用したＣ−Ｖ変換回路がある。
【００１０】
【発明が解決しようとする課題】しかしながら上記発振
回路のうち、図６に示すシュミット発振回路は、電源電
圧の変動に対して弱く、特に低電圧時に発振動作が不安
定になるため、高精度の電源を必要とし、発振回路自体
は簡単で安価であるにもかかわらず、高価な電源回路が
必要になるという問題があった。シュミット発振回路の
場合には、理想的には、電源電圧に対し個々の発振部が
相対的に変化するはずであるが、コンデンサの静電容量
が小さい（発振抵抗が小さい）場合には、電源電圧の変
化に応じて図９に示すような出力周波数の折れが発生す
る。
回路のうち、図６に示すシュミット発振回路は、電源電
圧の変動に対して弱く、特に低電圧時に発振動作が不安
定になるため、高精度の電源を必要とし、発振回路自体
は簡単で安価であるにもかかわらず、高価な電源回路が
必要になるという問題があった。シュミット発振回路の
場合には、理想的には、電源電圧に対し個々の発振部が
相対的に変化するはずであるが、コンデンサの静電容量
が小さい（発振抵抗が小さい）場合には、電源電圧の変
化に応じて図９に示すような出力周波数の折れが発生す
る。
【００１１】また、図７及び図８に示すアナログスイッ
チを使用した発振回路の場合には、アナログスイッチを
使用するため高価になるとともに、オン抵抗のばらつき
により静電容量と周波数との特性に誤差が生じ、発振精
度が悪くなるという問題があった。さらに、各発振部が
交互に発振動作を行うので、コンデンサに残存する電荷
量が均一にならないため、一方の発振部から他方の発振
部に切り換える際に、発振動作が安定するのに時間がか
かり、高速の切り換え動作ができないという問題もあっ
た。
チを使用した発振回路の場合には、アナログスイッチを
使用するため高価になるとともに、オン抵抗のばらつき
により静電容量と周波数との特性に誤差が生じ、発振精
度が悪くなるという問題があった。さらに、各発振部が
交互に発振動作を行うので、コンデンサに残存する電荷
量が均一にならないため、一方の発振部から他方の発振
部に切り換える際に、発振動作が安定するのに時間がか
かり、高速の切り換え動作ができないという問題もあっ
た。
【００１２】スイッチドキャパシタ等を応用したＣ−Ｖ
変換回路の場合には、静電容量検出回路に応用すると、
静電容量を電圧に変換しているため、高精度のＡ／Ｄコ
ンバータを必要とするうえ、ディジタル信号に変換され
たデータを処理するために、マイクロコンピュータ等の
演算制御手段を必要とする。さらに、電源変動のみなら
ず、温度、湿度、気体等の外部環境の変化に対する各種
補償回路や素子を必要とするため高価なものになるとい
う問題があった。
変換回路の場合には、静電容量検出回路に応用すると、
静電容量を電圧に変換しているため、高精度のＡ／Ｄコ
ンバータを必要とするうえ、ディジタル信号に変換され
たデータを処理するために、マイクロコンピュータ等の
演算制御手段を必要とする。さらに、電源変動のみなら
ず、温度、湿度、気体等の外部環境の変化に対する各種
補償回路や素子を必要とするため高価なものになるとい
う問題があった。
【００１３】本発明はかかる諸問題に鑑みてなされたも
のであり、高精度の電源を必要とせず、外部環境の変化
に対しても変動の少なく、かつ、安価な発振回路を提供
することを目的とする。
のであり、高精度の電源を必要とせず、外部環境の変化
に対しても変動の少なく、かつ、安価な発振回路を提供
することを目的とする。
【００１４】また、本発明は、複数の発振部の高速の切
り換え動作が可能な発振回路を提供することを目的とす
る。
り換え動作が可能な発振回路を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明は上記目的を達成
するために、クロック信号によってインバータ又はハイ
インピーダンス出力状態となるクロックドゲート回路を
含みそれぞれ静電容量及び抵抗値に応じて決定される周
波数の発振信号を発生する複数系統の発振部と、与えら
れる制御信号に応じて前記クロック信号を生成するゲー
ト回路とを備え、各発振部はそれぞれに与えられるクロ
ック信号に応じて発振動作を停止又は開始することを特
徴とする。
するために、クロック信号によってインバータ又はハイ
インピーダンス出力状態となるクロックドゲート回路を
含みそれぞれ静電容量及び抵抗値に応じて決定される周
波数の発振信号を発生する複数系統の発振部と、与えら
れる制御信号に応じて前記クロック信号を生成するゲー
ト回路とを備え、各発振部はそれぞれに与えられるクロ
ック信号に応じて発振動作を停止又は開始することを特
徴とする。
【００１６】また、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する発振部と、所
定の制御信号に応じて前記静電容量に係るコンデンサに
残存する電荷量を均一にする回路とを有することを特徴
とする。
て決定される周波数の発振信号を発生する発振部と、所
定の制御信号に応じて前記静電容量に係るコンデンサに
残存する電荷量を均一にする回路とを有することを特徴
とする。
【００１７】
【作用】本発明は上記構成により、各発振部はそれぞれ
に与えられるクロック信号に応じて発振動作を停止又は
開始するので、高精度の電源を必要とせず、外部環境の
変化に対しても変動が少なく、かつ、安価な発振回路を
提供する。
に与えられるクロック信号に応じて発振動作を停止又は
開始するので、高精度の電源を必要とせず、外部環境の
変化に対しても変動が少なく、かつ、安価な発振回路を
提供する。
【００１８】また、本発明は、コンデンサに残存する電
荷量を均一にする回路を備えることにより、ある一つの
発振部から他の発振部に切り換える際に、発振動作が安
定するまでの時間が短いので、複数の発振部の高速の切
り換え動作が可能となる。
荷量を均一にする回路を備えることにより、ある一つの
発振部から他の発振部に切り換える際に、発振動作が安
定するまでの時間が短いので、複数の発振部の高速の切
り換え動作が可能となる。
【００１９】
【実施例】以下、本発明の実施例について図１ないし図
５を参照して説明する。
５を参照して説明する。
【００２０】図１は本発明による発振回路の第１の実施
例の回路図であって、ＣＭＯＳゲートアレイ化した静電
容量検出回路に適用したものである。
例の回路図であって、ＣＭＯＳゲートアレイ化した静電
容量検出回路に適用したものである。
【００２１】図１において、まず、ゲートアレイに外付
けする構成要素について説明する。Ｃ１及びＣ２は可変
コンデンサ、ＣＲは固定コンデンサであり、外部からの
圧力を検出する検出部を構成する。コンデンサＣ１及び
Ｃ２は、２つの固定電極とこの２つの固定電極間に設け
られた可動電極で構成されている。この可動電極は、一
方の固定電極の一部に穴を設け、その穴に通されたプラ
ンジャーに直結している。さらにこのプランジャーは、
油圧、ガス圧等の液体、気体の圧力や加速度等の外部か
らの作用に応じて変位する受圧部に結合されている。あ
るいはこのプランジャー自体が外部の物体の変位に応じ
て偏倚する構成となっている。すなわちこの可動電極
は、外部からの作用に応じていずれか一方の固定電極側
に偏倚し、外部からの作用がない状態（以下「通常状
態」という）では、２つの固定電極間を２分する丁度中
間に位置している。従って、通常伏態においては、一方
の固定電極と可動電極とで形成されるコンデンサＣ１の
静電容量は、他方の固定電極と可動電極とで形成される
コンデンサＣ２の静電容量と等しい値となる。
けする構成要素について説明する。Ｃ１及びＣ２は可変
コンデンサ、ＣＲは固定コンデンサであり、外部からの
圧力を検出する検出部を構成する。コンデンサＣ１及び
Ｃ２は、２つの固定電極とこの２つの固定電極間に設け
られた可動電極で構成されている。この可動電極は、一
方の固定電極の一部に穴を設け、その穴に通されたプラ
ンジャーに直結している。さらにこのプランジャーは、
油圧、ガス圧等の液体、気体の圧力や加速度等の外部か
らの作用に応じて変位する受圧部に結合されている。あ
るいはこのプランジャー自体が外部の物体の変位に応じ
て偏倚する構成となっている。すなわちこの可動電極
は、外部からの作用に応じていずれか一方の固定電極側
に偏倚し、外部からの作用がない状態（以下「通常状
態」という）では、２つの固定電極間を２分する丁度中
間に位置している。従って、通常伏態においては、一方
の固定電極と可動電極とで形成されるコンデンサＣ１の
静電容量は、他方の固定電極と可動電極とで形成される
コンデンサＣ２の静電容量と等しい値となる。
【００２２】可動電極が外部からの圧力等に応じて偏倚
した状態（以下「偏倚伏態」という）においては、コン
デンサＣ１及びＣ２の静電容量は異なる値となる。従っ
て、両者の静電容量の差を測定することにより、外部か
らの作用の大きさを検出することができる。
した状態（以下「偏倚伏態」という）においては、コン
デンサＣ１及びＣ２の静電容量は異なる値となる。従っ
て、両者の静電容量の差を測定することにより、外部か
らの作用の大きさを検出することができる。
【００２３】一方、コンデンサＣＲは基準部（リファレ
ンス部）であり、２つの固定電極で構成されている。従
って、この２つの固定電極で形成されるコンデンサＣＲ
の静電容量の値は外部からの作用によっては変化しな
い。なお、コンデンサＣ１、Ｃ２、ＣＲは、周囲の環境
によって誘電率等が変化したときには、それぞれの静電
容量も変化することになる。
ンス部）であり、２つの固定電極で構成されている。従
って、この２つの固定電極で形成されるコンデンサＣＲ
の静電容量の値は外部からの作用によっては変化しな
い。なお、コンデンサＣ１、Ｃ２、ＣＲは、周囲の環境
によって誘電率等が変化したときには、それぞれの静電
容量も変化することになる。
【００２４】Ｒ１、Ｒ２及びＲ３は外付けの固定抵抗で
あり、それぞれコンデンサＣ１、Ｃ２及びＣＲととも
に、発振周波数を決定する時定数を定める。なお、コン
デンサＣ１及びＣ２を構成する固定電極はリード線等で
ゲートアレイの端子に接続され、可動電極は抵抗Ｒ１及
びＲ２の一方の端とともに検出部のコモン側としてゲー
トアレイの端子に接続され、抵抗Ｒ１及びＲ２のもう一
方の端は、それぞれ単独でゲートアレイの端子に接続さ
れる。また、基準部のコンデンサＣＲの２つの固定電極
はゲートアレイの端子にそれぞれ接続され、抵抗Ｒ３は
その一方の端が単独でゲートアレイの端子に、他方がコ
ンデンサＣＲの一方の固定電極に接続されている。
あり、それぞれコンデンサＣ１、Ｃ２及びＣＲととも
に、発振周波数を決定する時定数を定める。なお、コン
デンサＣ１及びＣ２を構成する固定電極はリード線等で
ゲートアレイの端子に接続され、可動電極は抵抗Ｒ１及
びＲ２の一方の端とともに検出部のコモン側としてゲー
トアレイの端子に接続され、抵抗Ｒ１及びＲ２のもう一
方の端は、それぞれ単独でゲートアレイの端子に接続さ
れる。また、基準部のコンデンサＣＲの２つの固定電極
はゲートアレイの端子にそれぞれ接続され、抵抗Ｒ３は
その一方の端が単独でゲートアレイの端子に、他方がコ
ンデンサＣＲの一方の固定電極に接続されている。
【００２５】次に、ゲートアレイの内部回路について説
明する。図１において、４ａないし４ｄはインバータ回
路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７
ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲ
ート回路である。なおこの場合、各ゲートのトランジス
タサイズ及び構成を同一にすることが望ましい。
明する。図１において、４ａないし４ｄはインバータ回
路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７
ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲ
ート回路である。なおこの場合、各ゲートのトランジス
タサイズ及び構成を同一にすることが望ましい。
【００２６】図２はＣＭＯＳ半導体素子で構成されるク
ロックドゲート回路を示す一例の図であり、図２（ａ）
はその内部回路を、図２（ｂ）はその等価回路８６を示
す。図２（ａ）において、クロック信号φがハイレベル
の場合にはインバータ動作となり、その出力信号Ｙは入
力信号Ａの反転した信号となる。一方、クロック信号φ
がローレベルの場合には出力はハイインピーダンスとな
り、入力と出力とは遮断状態となる。図２（ａ）におい
て、クロック信号φを反転するインバータ８１は２つの
ＭＯＳトランジスタ（内部回路は図示せず）で形成され
る。また、クロックドゲート回路は、インバータ８１
と、４個のＭＯＳトランジスタ８２、８３、８４及び８
５で構成される。この場合、ＭＯＳトランジスタ８２及
び８５はクロック信号φがＨの時共にＯＮとなり、イン
バータ構成になっているＭＯＳトランジスタ８３及び８
４に電源が供給されるため、クロックドゲート回路はイ
ンバータ動作となる。逆に、クロック信号φがＬの時、
ＭＯＳトランジスタ８２及び８５は共にＯＦＦとなり、
インバータ構成になっているＭＯＳトランジスタ８３及
び８４に電源が供給されないため、クロックドゲート回
路の出力はハイインピーダンスとなる。ここでインバー
タ構成されるＭＯＳトランジスタは、８２及び８５もし
くは、８２及び８４もしくは、８３及び８５でも構成可
能である。いずれにしても、クロックドゲート回路は６
個のＭＯＳトランジスタで形成することができ、非常に
簡単な構成となるので、ゲートアレイ化が容易で安価に
実現することができる。また、特性の製造上のばらつき
がアナログスイッチより少なく量産性が良い。さらに、
インバータ状態とハイインピーダンス状態との状態反転
が早く、高速のクロック信号φで駆動することができ
る。
ロックドゲート回路を示す一例の図であり、図２（ａ）
はその内部回路を、図２（ｂ）はその等価回路８６を示
す。図２（ａ）において、クロック信号φがハイレベル
の場合にはインバータ動作となり、その出力信号Ｙは入
力信号Ａの反転した信号となる。一方、クロック信号φ
がローレベルの場合には出力はハイインピーダンスとな
り、入力と出力とは遮断状態となる。図２（ａ）におい
て、クロック信号φを反転するインバータ８１は２つの
ＭＯＳトランジスタ（内部回路は図示せず）で形成され
る。また、クロックドゲート回路は、インバータ８１
と、４個のＭＯＳトランジスタ８２、８３、８４及び８
５で構成される。この場合、ＭＯＳトランジスタ８２及
び８５はクロック信号φがＨの時共にＯＮとなり、イン
バータ構成になっているＭＯＳトランジスタ８３及び８
４に電源が供給されるため、クロックドゲート回路はイ
ンバータ動作となる。逆に、クロック信号φがＬの時、
ＭＯＳトランジスタ８２及び８５は共にＯＦＦとなり、
インバータ構成になっているＭＯＳトランジスタ８３及
び８４に電源が供給されないため、クロックドゲート回
路の出力はハイインピーダンスとなる。ここでインバー
タ構成されるＭＯＳトランジスタは、８２及び８５もし
くは、８２及び８４もしくは、８３及び８５でも構成可
能である。いずれにしても、クロックドゲート回路は６
個のＭＯＳトランジスタで形成することができ、非常に
簡単な構成となるので、ゲートアレイ化が容易で安価に
実現することができる。また、特性の製造上のばらつき
がアナログスイッチより少なく量産性が良い。さらに、
インバータ状態とハイインピーダンス状態との状態反転
が早く、高速のクロック信号φで駆動することができ
る。
【００２７】図１にもどり、ＮＡＮＤ回路６ａ及び６
ｂ、クロックドゲート回路８ａ及び８ｂ、インバータ回
路４ａは第１発振部を構成し、コンデンサＣ１及び抵抗
Ｒ１で決定される時定数に応じて周波数ｆ１の発振信号
を発生する。同様に、ＮＡＮＤ回路６ａ及び６ｃ、クロ
ックドゲート回路８ｃ及び８ｄ、インバータ回路４ｂは
第２発振部を構成し、コンデンサＣ２及び抵抗Ｒ２で決
定される時定数に応じて周波数ｆ２の発振信号を発生す
る。また、ＮＡＮＤ回路６ｄ及び６ｅ、クロックドゲー
ト回路８ｅ、８ｇ及び８ｆ、インバータ回路４ｃは第３
発振部を構成し、コンデンサＣＲ及び抵抗Ｒ３で決定さ
れる時定数に応じて固定の周波数ｆ３の基準発振信号を
発生する。
ｂ、クロックドゲート回路８ａ及び８ｂ、インバータ回
路４ａは第１発振部を構成し、コンデンサＣ１及び抵抗
Ｒ１で決定される時定数に応じて周波数ｆ１の発振信号
を発生する。同様に、ＮＡＮＤ回路６ａ及び６ｃ、クロ
ックドゲート回路８ｃ及び８ｄ、インバータ回路４ｂは
第２発振部を構成し、コンデンサＣ２及び抵抗Ｒ２で決
定される時定数に応じて周波数ｆ２の発振信号を発生す
る。また、ＮＡＮＤ回路６ｄ及び６ｅ、クロックドゲー
ト回路８ｅ、８ｇ及び８ｆ、インバータ回路４ｃは第３
発振部を構成し、コンデンサＣＲ及び抵抗Ｒ３で決定さ
れる時定数に応じて固定の周波数ｆ３の基準発振信号を
発生する。
【００２８】なお、第３発振部のクロックドゲート回路
８ｅ、８ｆ及び８ｇのクロック信号入力端子は電源にプ
ルアップされているので、常時インバータ回路を構成し
ている。にもかかわらずクロックドゲート回路を使用し
てるのは、ＮＡＮＤ回路６ｄの負荷容量を第１発振部及
び第２発振部におけるＮＡＮＤ回路６ａの負荷容量と等
しくして、各発振部の特性の同一化を図るためである。
また、第１及び第２発振部において、初段のＮＡＮＤ回
路６ａを共用しているのも同様の理由による。
８ｅ、８ｆ及び８ｇのクロック信号入力端子は電源にプ
ルアップされているので、常時インバータ回路を構成し
ている。にもかかわらずクロックドゲート回路を使用し
てるのは、ＮＡＮＤ回路６ｄの負荷容量を第１発振部及
び第２発振部におけるＮＡＮＤ回路６ａの負荷容量と等
しくして、各発振部の特性の同一化を図るためである。
また、第１及び第２発振部において、初段のＮＡＮＤ回
路６ａを共用しているのも同様の理由による。
【００２９】また、第１の発振部及び第２の発振部の初
段ＮＡＮＤ回路を共用とすることにより、各発振回路の
入力寄生容量を同一とすることが可能となり発振の誤差
を少なくする効果がある。
段ＮＡＮＤ回路を共用とすることにより、各発振回路の
入力寄生容量を同一とすることが可能となり発振の誤差
を少なくする効果がある。
【００３０】一方、ＮＡＮＤ回路６ｆ、６ｇ及び６ｈ、
インバータ回路４ｄ並びにＮＯＲ回路７ａ及び７ｂのゲ
ート回路は、ゲートアレイ内のタイミングジェネレータ
（図示せず）からの制御信号であるパルス信号Ｅ０、Ｅ
１、Ｅ２及びＥ３をこの発振回路の制御端子に受けて、
第１、第２及び第３発振部の発振動作等の条件を定める
パルス信号Ｅ４ないしＥ８を生成する。なお、これらの
パルス信号の基準となる信号は、第３発振部から発生さ
れる周波数ｆ３の基準発振信号である。
インバータ回路４ｄ並びにＮＯＲ回路７ａ及び７ｂのゲ
ート回路は、ゲートアレイ内のタイミングジェネレータ
（図示せず）からの制御信号であるパルス信号Ｅ０、Ｅ
１、Ｅ２及びＥ３をこの発振回路の制御端子に受けて、
第１、第２及び第３発振部の発振動作等の条件を定める
パルス信号Ｅ４ないしＥ８を生成する。なお、これらの
パルス信号の基準となる信号は、第３発振部から発生さ
れる周波数ｆ３の基準発振信号である。
【００３１】次に、図１の発振回路の動作について説明
する。図３はパルス信号Ｅ０〜Ｅ８のタイミングチャー
トである。また、表１はこの発振回路の制御端子に入力
されるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３に対する発
振状態を示すものである。
する。図３はパルス信号Ｅ０〜Ｅ８のタイミングチャー
トである。また、表１はこの発振回路の制御端子に入力
されるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３に対する発
振状態を示すものである。
【００３２】
【表１】 パルス信号Ｅ０がＬ（ローレベル）の場合は、ＮＡＮＤ
回路６ａ及びＮＡＮＤ回路６ｄがノンアクティブとな
り、他のパルス信号の状態にかかわらず全ての発振が停
止する（図３のＴ６の期間）。パルス信号Ｅ０がＨ（ハ
イレベル）の場合には、ＮＡＮＤ回路６ｄがアクティブ
となるので第３発振部は発振状態となり、周波数ｆ３の
基準発振信号が発生される（図３のＴ１〜Ｔ５の期
間）。パルス信号Ｅ０がＨの場合で、かつ、パルス信号
Ｅ１がＨ、Ｅ２がＬ、Ｅ３がＨの場合には、クロックド
ゲート回路８ａ及び８ｂのクロック信号φであるパルス
信号Ｅ５及びＥ７がともにＨとなる。すなわち図３のＴ
２の期間には、第１発振部が発振状態となる。この期間
において、クロックドゲート回路８ｃ及び８ｄはクロッ
ク信号φであるパルス信号Ｅ６及びＥ８がともにＬとな
るので遮断状態となり、第２発振部は発振停止状態とな
る。
回路６ａ及びＮＡＮＤ回路６ｄがノンアクティブとな
り、他のパルス信号の状態にかかわらず全ての発振が停
止する（図３のＴ６の期間）。パルス信号Ｅ０がＨ（ハ
イレベル）の場合には、ＮＡＮＤ回路６ｄがアクティブ
となるので第３発振部は発振状態となり、周波数ｆ３の
基準発振信号が発生される（図３のＴ１〜Ｔ５の期
間）。パルス信号Ｅ０がＨの場合で、かつ、パルス信号
Ｅ１がＨ、Ｅ２がＬ、Ｅ３がＨの場合には、クロックド
ゲート回路８ａ及び８ｂのクロック信号φであるパルス
信号Ｅ５及びＥ７がともにＨとなる。すなわち図３のＴ
２の期間には、第１発振部が発振状態となる。この期間
において、クロックドゲート回路８ｃ及び８ｄはクロッ
ク信号φであるパルス信号Ｅ６及びＥ８がともにＬとな
るので遮断状態となり、第２発振部は発振停止状態とな
る。
【００３３】また、パルス信号Ｅ０がＨの場合で、か
つ、パルス信号Ｅ１がＨ、Ｅ２がＨ、Ｅ３がＬの場合に
は、クロックドゲート回路８ｃ及び８ｄのクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＨとなる。す
なわち図３のＴ４の期間には、第２発振部が発振状態と
なる。この期間において、クロックドゲート回路８ａ及
び８ｂはクロック信号φであるパルス信号Ｅ５及びＥ７
がともにＬとなるので遮断状態となり、第１発振部は発
振停止状態となる。
つ、パルス信号Ｅ１がＨ、Ｅ２がＨ、Ｅ３がＬの場合に
は、クロックドゲート回路８ｃ及び８ｄのクロック信号
φであるパルス信号Ｅ６及びＥ８がともにＨとなる。す
なわち図３のＴ４の期間には、第２発振部が発振状態と
なる。この期間において、クロックドゲート回路８ａ及
び８ｂはクロック信号φであるパルス信号Ｅ５及びＥ７
がともにＬとなるので遮断状態となり、第１発振部は発
振停止状態となる。
【００３４】パルス信号Ｅ０がＨの場合で、かつ、パル
ス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ
及び８ｃはクロック信号φであるＥ５及びＥ６がともに
Ｈとなるのでアクティブとなる。また、クロックドゲー
ト回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ
８がともにＬとなるので遮断状態となる。かかる条件の
場合、すなわち図３においてＴ１、Ｔ３及びＴ５の期間
には、コンデンサＣ１及びＣ２を接続している共通端子
は、クロックドゲート回路８ｂ及び８ｄが遮断状態であ
るため、開放状態となる。また、コンデンサＣ１及びＣ
２のもう片方のそれぞれの端子は同電位となる。従っ
て、一方の発振部から他方の発振部に発振状態を切り換
える際に、図３のＴ１、Ｔ３又はＴ５の期間を設けるこ
とによりコンデンサＣ１及びＣ２に残存する電荷量を均
一にすることにより、発振動作の安定する時間のばらつ
きをなくすことが可能となる。
ス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ
及び８ｃはクロック信号φであるＥ５及びＥ６がともに
Ｈとなるのでアクティブとなる。また、クロックドゲー
ト回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ
８がともにＬとなるので遮断状態となる。かかる条件の
場合、すなわち図３においてＴ１、Ｔ３及びＴ５の期間
には、コンデンサＣ１及びＣ２を接続している共通端子
は、クロックドゲート回路８ｂ及び８ｄが遮断状態であ
るため、開放状態となる。また、コンデンサＣ１及びＣ
２のもう片方のそれぞれの端子は同電位となる。従っ
て、一方の発振部から他方の発振部に発振状態を切り換
える際に、図３のＴ１、Ｔ３又はＴ５の期間を設けるこ
とによりコンデンサＣ１及びＣ２に残存する電荷量を均
一にすることにより、発振動作の安定する時間のばらつ
きをなくすことが可能となる。
【００３５】また、図３には示してないが、図１におい
て、パルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３がＨの場合、
パルス信号Ｅ４がＨになり、それにつながるＮＡＮＤ回
路６ａがアクティブであるにもかかわらず、クロックド
ゲート回路８ａ、８ｂ、８ｃ及び８ｄが遮断状態になり
前記ＮＡＮＤ回路６ａのもう片方の入力が開放状態にな
るため、この状態にならないように注意が必要である。
て、パルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３がＨの場合、
パルス信号Ｅ４がＨになり、それにつながるＮＡＮＤ回
路６ａがアクティブであるにもかかわらず、クロックド
ゲート回路８ａ、８ｂ、８ｃ及び８ｄが遮断状態になり
前記ＮＡＮＤ回路６ａのもう片方の入力が開放状態にな
るため、この状態にならないように注意が必要である。
【００３６】図４は本発明の発振回路の第２の実施例の
構成を示す回路図である。この実施例の特徴は、図１に
示す発振回路で第１発振部及び第２発振部に、発振周波
数を決定する外付けの抵抗Ｒ１及びＲ２がそれぞれ接続
されていたのを、一つの抵抗を共用して使用する点にあ
る。かかる構成により、２つの抵抗のばらつきによる第
１発振部及び第２発振部の発振周波数の誤差をさらに低
減することができる。
構成を示す回路図である。この実施例の特徴は、図１に
示す発振回路で第１発振部及び第２発振部に、発振周波
数を決定する外付けの抵抗Ｒ１及びＲ２がそれぞれ接続
されていたのを、一つの抵抗を共用して使用する点にあ
る。かかる構成により、２つの抵抗のばらつきによる第
１発振部及び第２発振部の発振周波数の誤差をさらに低
減することができる。
【００３７】なお、他の構成並びに図３のタイミングチ
ャート及び表１については図１に示す第１の実施例の構
成と同一であるので、その説明は省略する。
ャート及び表１については図１に示す第１の実施例の構
成と同一であるので、その説明は省略する。
【００３８】このように、クロック信号によってインバ
ータ又はハイインピーダンス出力状態となるクロックド
ゲート回路を含む２つの発振部を備え、それぞれ静電容
量及び抵抗値に応じて決定される周波数の発振信号を発
生する場合に、各発振部はそれぞれに与えられるクロッ
ク信号に応じて発振動作を停止又は開始するので、高精
度の電源を必要とせず、外部環境の変化に対しても変動
が少なく、かつ、安価な発振回路を実現できる。
ータ又はハイインピーダンス出力状態となるクロックド
ゲート回路を含む２つの発振部を備え、それぞれ静電容
量及び抵抗値に応じて決定される周波数の発振信号を発
生する場合に、各発振部はそれぞれに与えられるクロッ
ク信号に応じて発振動作を停止又は開始するので、高精
度の電源を必要とせず、外部環境の変化に対しても変動
が少なく、かつ、安価な発振回路を実現できる。
【００３９】また、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサの電荷量
を均一化する回路とを有することにより、発振動作を開
始する前にコンデンサに残存する電荷量を均一化するこ
とができるので、一方の発振部から他方の発振部に切り
換える際に、発振動作が迅速に安定するため、静電容量
の検出を高速に行うことが可能となる。
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサの電荷量
を均一化する回路とを有することにより、発振動作を開
始する前にコンデンサに残存する電荷量を均一化するこ
とができるので、一方の発振部から他方の発振部に切り
換える際に、発振動作が迅速に安定するため、静電容量
の検出を高速に行うことが可能となる。
【００４０】なお、上記実施例においては、静電容量検
出回路に適用した２つの発振部（基準発振部である第３
発振部を除く）の場合について記述したが、これに限る
ことなく、２以上のｎ個のポイントの圧力等を検出する
場合には、ｎ個の発振部を設け、各ポイントの圧力等の
検出を順次行うときは、当該検出に係る発振部と基準発
振部のみを高速で切り換えつつ発振させることになる。
従って、かかる静電容量検出回路に適用するために、ク
ロックドゲート回路を使用した本発明の構成は、優れた
効果を発揮することとなる。
出回路に適用した２つの発振部（基準発振部である第３
発振部を除く）の場合について記述したが、これに限る
ことなく、２以上のｎ個のポイントの圧力等を検出する
場合には、ｎ個の発振部を設け、各ポイントの圧力等の
検出を順次行うときは、当該検出に係る発振部と基準発
振部のみを高速で切り換えつつ発振させることになる。
従って、かかる静電容量検出回路に適用するために、ク
ロックドゲート回路を使用した本発明の構成は、優れた
効果を発揮することとなる。
【００４１】なお、発振回路を通常のマクロセル等で構
成する場合、あるいはゲートアレイの消費電流に余裕が
ある場合には、クロックドゲート回路でなくとも同様な
発振回路を構成することができる。
成する場合、あるいはゲートアレイの消費電流に余裕が
ある場合には、クロックドゲート回路でなくとも同様な
発振回路を構成することができる。
【００４２】図５は本発明の発振回路の第３の実施例の
構成を示す回路図である。この実施例の特徴は、クロッ
クドゲート回路の代わりに、ＮＡＮＤ回路とＩ／Ｏセル
であるトライステートバッファを使用した点にある。か
かる構成により、クロックドゲート回路の場合よりも消
費電流は増加するものの、容易にゲートアレイ化が可能
となるので、安価な発振回路を実現することができる。
図５において１は従来例と同様、検出部である。基準部
発振回路、ＮＡＮＤ回路６ｂと６ｃ、インバータ回路４
ａと４ｂを除いた他の構成並びに図３のタイミングチャ
ート及び表１については図１に示す第１の実施例の構成
と同一であるので、その説明は省略する。
構成を示す回路図である。この実施例の特徴は、クロッ
クドゲート回路の代わりに、ＮＡＮＤ回路とＩ／Ｏセル
であるトライステートバッファを使用した点にある。か
かる構成により、クロックドゲート回路の場合よりも消
費電流は増加するものの、容易にゲートアレイ化が可能
となるので、安価な発振回路を実現することができる。
図５において１は従来例と同様、検出部である。基準部
発振回路、ＮＡＮＤ回路６ｂと６ｃ、インバータ回路４
ａと４ｂを除いた他の構成並びに図３のタイミングチャ
ート及び表１については図１に示す第１の実施例の構成
と同一であるので、その説明は省略する。
【００４３】上記第１、第２及び第３の実施例において
は、検出部を構成する可変コンデンサと基準部を構成す
る固定コンデンサとを同一の環境下に設けたので、この
環境の変化、例えば検出する油圧の油の化学成分の変化
により、検出部のコンデンサの誘電率が変化した場合等
でも、基準部のコンデンサの誘電率も同じように変化す
るので、検出誤差を極力小さくすることが可能である。
すなわち図には示してないが、ゲートアレイ内には、基
準発振信号の周波数ｆ３に基づいて各種パルス信号を発
生するタイミングジェネレータの他、図３に示すＴ２の
期間に周波数ｆ１の発振信号をカウントアップし、Ｔ４
の期間に周波数ｆ２の発振信号をカウントダウンするア
ップダウンカウンタを有している。
は、検出部を構成する可変コンデンサと基準部を構成す
る固定コンデンサとを同一の環境下に設けたので、この
環境の変化、例えば検出する油圧の油の化学成分の変化
により、検出部のコンデンサの誘電率が変化した場合等
でも、基準部のコンデンサの誘電率も同じように変化す
るので、検出誤差を極力小さくすることが可能である。
すなわち図には示してないが、ゲートアレイ内には、基
準発振信号の周波数ｆ３に基づいて各種パルス信号を発
生するタイミングジェネレータの他、図３に示すＴ２の
期間に周波数ｆ１の発振信号をカウントアップし、Ｔ４
の期間に周波数ｆ２の発振信号をカウントダウンするア
ップダウンカウンタを有している。
【００４４】いま、誘電率の変化に伴い検出部のコンデ
ンサＣ１及びＣ２の静電容量が３０％増加したとする。
この場合には、第１及び第２発振部からの発振信号の周
波数ｆ１及びｆ２が低下するので、アップダウンカウン
タがＴ２及びＴ４の期間にカウントする数が３０％減少
することになる。しかしこの場合には、基準部のコンデ
ンサＣＲの静電容量も同じく３０％増加することにな
り、第３発振部からの基準となる発振信号の周波数ｆ３
が低下するので、Ｔ２及びＴ４の期間も３０％長くな
り、誘電率の変化に伴う検出誤差を吸収することができ
る。
ンサＣ１及びＣ２の静電容量が３０％増加したとする。
この場合には、第１及び第２発振部からの発振信号の周
波数ｆ１及びｆ２が低下するので、アップダウンカウン
タがＴ２及びＴ４の期間にカウントする数が３０％減少
することになる。しかしこの場合には、基準部のコンデ
ンサＣＲの静電容量も同じく３０％増加することにな
り、第３発振部からの基準となる発振信号の周波数ｆ３
が低下するので、Ｔ２及びＴ４の期間も３０％長くな
り、誘電率の変化に伴う検出誤差を吸収することができ
る。
【００４５】また、上記実施例では外部から受ける作用
を静電容量の変化として検出するようにしたが、これに
限ることなく、外部作用により帰還抵抗の変化として検
出する構成とすることも可能である。すなわち、本発明
の発振回路は外部から受ける作用のアナログ量を直接周
波数の変化に変換する回路に広く適用できることはもち
ろんである。
を静電容量の変化として検出するようにしたが、これに
限ることなく、外部作用により帰還抵抗の変化として検
出する構成とすることも可能である。すなわち、本発明
の発振回路は外部から受ける作用のアナログ量を直接周
波数の変化に変換する回路に広く適用できることはもち
ろんである。
【００４６】
【発明の効果】本発明は、上記実施例から明らかなよう
に、クロック信号によってインバータ又はハイインピー
ダンス出力状態となるクロックドゲート回路を含みそれ
ぞれ静電容量及び抵抗値に応じて決定される周波数の発
振信号を生成する複数系統の発振部と、制御信号に応じ
てクロック信号を生成するゲート回路とを備え、各発振
部はそれぞれに与えられるクロック信号に応じて発振動
作を停止又は開始することにより、高精度の電源を必要
とせず、外部環境の変化に対しても変動が少なく、か
つ、安価な発振回路を実現する効果がある。
に、クロック信号によってインバータ又はハイインピー
ダンス出力状態となるクロックドゲート回路を含みそれ
ぞれ静電容量及び抵抗値に応じて決定される周波数の発
振信号を生成する複数系統の発振部と、制御信号に応じ
てクロック信号を生成するゲート回路とを備え、各発振
部はそれぞれに与えられるクロック信号に応じて発振動
作を停止又は開始することにより、高精度の電源を必要
とせず、外部環境の変化に対しても変動が少なく、か
つ、安価な発振回路を実現する効果がある。
【００４７】また、それぞれ静電容量及び抵抗値に応じ
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサに残存す
る電荷量を均一にする回路とを有することにより、複数
の発振部の高速の切り換え動作が可能となるので、静電
容量検出回路等に適用した場合には、検出速度を高速に
できる効果がある。
て決定される周波数の発振信号を発生する発振部と、ク
ロック信号に応じて静電容量に係るコンデンサに残存す
る電荷量を均一にする回路とを有することにより、複数
の発振部の高速の切り換え動作が可能となるので、静電
容量検出回路等に適用した場合には、検出速度を高速に
できる効果がある。
【図面の簡単な説明】
【図１】本発明による発振回路の第１の実施例の回路図
である。
である。
【図２】ＣＭＯＳ半導体素子で構成されるクロックドゲ
ート回路を示す図である。
ート回路を示す図である。
【図３】パルス信号Ｅ０〜Ｅ８のタイミングチャートで
ある。
ある。
【図４】本発明の発振回路の第２の実施例の構成を示す
回路図である。
回路図である。
【図５】本発明の発振回路の第３の実施例の構成を示す
回路図である。
回路図である。
【図６】従来のシュミット発振回路の回路図である。
【図７】従来のアナログスイッチを使用した発振回路の
構成を示す回路図である。
構成を示す回路図である。
【図８】図７の構成の変形例としての発振回路の回路図
である。
である。
【図９】シュミット発振回路において発生する出力周波
数の折れを示す図である。
数の折れを示す図である。
【符号の説明】１ 検出部 ２ａ，２ｂ シュミット入力インバータ回路 ３ａ，３ｂ アナログスイッチ ４ａ〜４ｆ，８１ インバータ回路５ａ〜５ｄ トライステートバッファ回路 ６ａ〜６ｈ，８ａ′〜８ｄ′ ＮＡＮＤ回路 ７ａ，７ｂ ＮＯＲ回路 ８ａ〜８ｇ，８６ クロックドゲート回路８２，８３ Ｐｃｈ ＭＯＳトランジスタ ８４，８５ Ｎｃｈ ＭＯＳトランジスタ Ｃ１，Ｃ２ 可変コンデンサ ＣＲ 固定コンデンサ Ｒ１〜Ｒ３ 抵抗ｃｔｒｌ，ｃｔｒｌ１，ｃｔｒｌ２ 制御信号 Ｅ０〜Ｅ８ パルス信号 ｆ１〜ｆ３，ｆ１′，ｆ２′ 周波数 φ クロック信号 Ａ 入力信号 Ｙ 出力信号 Ｔ１〜Ｔ６ 制御期間
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図９】
【図５】
【図８】
Claims (3)
- 【請求項１】 クロック信号によってインバータ又はハ
イインピーダンス出力状態となるクロックドゲート回路
を含みそれぞれ静電容量及び抵抗値に応じて決定される
周波数の発振信号を発生する複数系統の発振部と、与え
られる制御信号に応じて前記クロック信号を生成するゲ
ート回路とを備え、各発振部はそれぞれに与えられるク
ロック信号に応じて発振動作を停止又は開始することを
特徴とする発振回路。 - 【請求項２】 それぞれ静電容量及び抵抗値に応じて決
定される周波数の発振信号を発生する発振部と、所定の
制御信号に応じて前記静電容量に係るコンデンサに残存
する電荷量を均一にする回路とを有することを特徴とす
る発振回路。 - 【請求項３】 請求項１において、各発振部は前記クロ
ック信号に応じて前記静電容量に係るコンデンサに残存
する電荷量を均一にする回路を有することを特徴とする
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242793A JP3729872B2 (ja) | 1993-08-25 | 1993-08-25 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242793A JP3729872B2 (ja) | 1993-08-25 | 1993-08-25 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766694A true JPH0766694A (ja) | 1995-03-10 |
| JP3729872B2 JP3729872B2 (ja) | 2005-12-21 |
Family
ID=16939104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23242793A Expired - Lifetime JP3729872B2 (ja) | 1993-08-25 | 1993-08-25 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3729872B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026696A (ja) * | 2000-04-13 | 2002-01-25 | Ecchandesu:Kk | 同期式発振回路及び発振回路ネットワーク |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7814137B2 (ja) * | 2021-10-13 | 2026-02-16 | 三菱重工業株式会社 | 油劣化検出装置、油劣化検出システム及び油劣化検出方法 |
-
1993
- 1993-08-25 JP JP23242793A patent/JP3729872B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026696A (ja) * | 2000-04-13 | 2002-01-25 | Ecchandesu:Kk | 同期式発振回路及び発振回路ネットワーク |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3729872B2 (ja) | 2005-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4316158A (en) | R-C Oscillators using plural inverters | |
| KR950022038A (ko) | 공진 소자와 외부 클락 신호에 대한 응답으로 발진 신호를 생성하는 발진기 회로 | |
| JPS62149215A (ja) | 時定数回路 | |
| JP3729872B2 (ja) | 発振回路 | |
| US5621399A (en) | Circuit for a transducer | |
| JP3198748B2 (ja) | 静電容量検出回路 | |
| US4172384A (en) | Temperature measuring apparatus | |
| JP3288830B2 (ja) | 発振用集積回路 | |
| JP3235006B2 (ja) | 発振用集積回路 | |
| US20050140413A1 (en) | Driving device using CMOS inverter | |
| JPH05299982A (ja) | リングオシレータ | |
| JPH0810816B2 (ja) | 発振回路 | |
| JPH10209755A (ja) | 水晶発振回路及び水晶発振用集積回路装置 | |
| JPH04259986A (ja) | 半導体記憶装置 | |
| US12627311B2 (en) | Analog-digital converter and method | |
| JPH1151782A (ja) | 半導体装置 | |
| US5712600A (en) | Astable multivibrator | |
| JP3299055B2 (ja) | 圧電発振回路 | |
| JPH02171613A (ja) | 可変容量形センサシステム | |
| US6369587B1 (en) | Pulse center detection circuit | |
| JPH0918233A (ja) | Ｃｒ発振回路 | |
| JPH04216213A (ja) | 半導体集積回路 | |
| JPH11298317A (ja) | 計数装置、静電容量型センサ及び周波数差測定装置 | |
| JPH0829281A (ja) | 容量式センサ回路 | |
| JP2988131B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Effective date: 20040220 Free format text: JAPANESE INTERMEDIATE CODE: A912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050315 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20051005 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20101014 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20111014 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20121014 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131014 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |