JPH0769360B2 - 周波数検出回路 - Google Patents
周波数検出回路Info
- Publication number
- JPH0769360B2 JPH0769360B2 JP62094444A JP9444487A JPH0769360B2 JP H0769360 B2 JPH0769360 B2 JP H0769360B2 JP 62094444 A JP62094444 A JP 62094444A JP 9444487 A JP9444487 A JP 9444487A JP H0769360 B2 JPH0769360 B2 JP H0769360B2
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- JP
- Japan
- Prior art keywords
- circuit
- pulse
- frequency
- capacitor
- reset
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は所定周波数以上の信号を検出する検出回路に関
するものである。
するものである。
従来、この種の周波数検出回路はワンショットマルチバ
イブレータ回路及び積分回路によって構成されるＦ−Ｖ
変換回路の出力を、非反転入力端子に基準の定電圧源を
接続したコンパレータの反転入力端子に接続し、前記コ
ンパレータの出力により周波数検出を行っている。
イブレータ回路及び積分回路によって構成されるＦ−Ｖ
変換回路の出力を、非反転入力端子に基準の定電圧源を
接続したコンパレータの反転入力端子に接続し、前記コ
ンパレータの出力により周波数検出を行っている。
第３図に従来の構成を示す。波形整形回路31と、ワンシ
ョットマルチバイブレータ回路32及び積分回路33により
構成されるＦ−Ｖ変換回路34と、このＦ−Ｖ変換回路34
の出力と定電圧源（Vref0）を入力とするヒステリシス
特性を持ったコンパレータ35とを備えた構成となってい
る。
ョットマルチバイブレータ回路32及び積分回路33により
構成されるＦ−Ｖ変換回路34と、このＦ−Ｖ変換回路34
の出力と定電圧源（Vref0）を入力とするヒステリシス
特性を持ったコンパレータ35とを備えた構成となってい
る。
動作において、入力端子30にある周波数（f0）のパルス
数（PW0）が印加されると回路31を通り、回路32によっ
てPW0は第４図の様なパルス幅が一定のパルス波（PW1）
に変換される。このパルス波PW1は回路33により直流電
圧（VCOUT）に変換される。この時、PW1の振幅
（VCC），PW1の一周期におけるハイレベル（TON），ロ
ウレベル（TOFF）とVCOUTの関係は で表わされ、第５図の様に周波数Ｈより変化する。
数（PW0）が印加されると回路31を通り、回路32によっ
てPW0は第４図の様なパルス幅が一定のパルス波（PW1）
に変換される。このパルス波PW1は回路33により直流電
圧（VCOUT）に変換される。この時、PW1の振幅
（VCC），PW1の一周期におけるハイレベル（TON），ロ
ウレベル（TOFF）とVCOUTの関係は で表わされ、第５図の様に周波数Ｈより変化する。
この特性を用いコンパレータ35の非反転入力端子に定電
圧源により検出周波数（TfH1）に応じた電圧（Vref0）
を加え反転入力端子に加わるVCOUTとの関係が VCOUT≧Vref0 ……（２） となった時コンパレータ35の出力36にて第５図の様に周
波数を検出する様になっていた。
圧源により検出周波数（TfH1）に応じた電圧（Vref0）
を加え反転入力端子に加わるVCOUTとの関係が VCOUT≧Vref0 ……（２） となった時コンパレータ35の出力36にて第５図の様に周
波数を検出する様になっていた。
前述した従来の周波数検出回路においては回路33が抵抗
（RA）と一端が接地されているコンデンサ（CA）とで構
成されている為、CAの充放電によりVCOUTに時定数の分
だけ遅れが生じその結果、入力信号の周波数がTfH1に達
したことを示す比較器35の出力の発生が遅れるという欠
点がある。
（RA）と一端が接地されているコンデンサ（CA）とで構
成されている為、CAの充放電によりVCOUTに時定数の分
だけ遅れが生じその結果、入力信号の周波数がTfH1に達
したことを示す比較器35の出力の発生が遅れるという欠
点がある。
ここで、現実的な（集積回路における）周波数検出時間
の遅れを求めてみる。
の遅れを求めてみる。
第５図に示す様に、ある周波数（f1）が入力（IN）端子
に印加された時Ｆ−Ｖ変換回路34によって直流電圧に変
換されコンパレータ35の入力端子に印加される電圧をV1
とする。又f1が他のある周波数（f2）に急激に変化した
時Ｆ−Ｖ変換回路34によって直流電圧に変換されコンパ
レータの入力端子に印加される電圧をV2とすると入力周
波数が急激に変化した場合の応答時間Ｔは、 であるから で表わされる。
に印加された時Ｆ−Ｖ変換回路34によって直流電圧に変
換されコンパレータ35の入力端子に印加される電圧をV1
とする。又f1が他のある周波数（f2）に急激に変化した
時Ｆ−Ｖ変換回路34によって直流電圧に変換されコンパ
レータの入力端子に印加される電圧をV2とすると入力周
波数が急激に変化した場合の応答時間Ｔは、 であるから で表わされる。
ここで（３）式に現実の直を代入し応答時間Ｔを求めて
みる。
みる。
抵抗RA＝1kΩ，コンデンサCA＝16μＦ 直流電圧V1＝0.5V,直流電圧V2＝2.0Vとした場合を考え
ると となり、Ｆ−Ｖ変換回路34に積分回路33を用いた従来の
周波数検出回路は入力周波数の急激な変化に対して上記
の式で求めたＴ＝22.2mSの応答の遅れを生じる。
ると となり、Ｆ−Ｖ変換回路34に積分回路33を用いた従来の
周波数検出回路は入力周波数の急激な変化に対して上記
の式で求めたＴ＝22.2mSの応答の遅れを生じる。
本発明による回路は、コンデンサと、このコンデンサを
入力パルス信号の第１の論理レベルの期間に充電し第２
の論理レベルの期間に放電する充放電回路と、第１およ
び第２の閾値を有し前記コンデンサの充放電電圧が前記
第１の閾値以上になるとリセットパルスを発生し前記コ
ンデンサの充放電電圧が前記第２の閾値以下になるとリ
セットパルスの発生を停止するコンパレータと、前記入
力パルス信号の前記第１の論理レベルから前記第２の論
理レベルへの変化に同期してセットパルスを発生する手
段と、前記リセットパルスをリセット端子に前記セット
パルスをセット端子にそれぞれうけるリセット優先型の
ラッチ回路とを備え、前記充放電回路の充放電時定数お
よび前記第１および第２の閾値は、前記入力パルス信号
の周波数が検出するべき周波数より以下のときは前記セ
ットパルスを包含するパルス幅のリセットパルスが発生
され前記検出すべき周波数より高いときは前記リセット
パルスが発生されないように設定されていることを特徴
とする。
入力パルス信号の第１の論理レベルの期間に充電し第２
の論理レベルの期間に放電する充放電回路と、第１およ
び第２の閾値を有し前記コンデンサの充放電電圧が前記
第１の閾値以上になるとリセットパルスを発生し前記コ
ンデンサの充放電電圧が前記第２の閾値以下になるとリ
セットパルスの発生を停止するコンパレータと、前記入
力パルス信号の前記第１の論理レベルから前記第２の論
理レベルへの変化に同期してセットパルスを発生する手
段と、前記リセットパルスをリセット端子に前記セット
パルスをセット端子にそれぞれうけるリセット優先型の
ラッチ回路とを備え、前記充放電回路の充放電時定数お
よび前記第１および第２の閾値は、前記入力パルス信号
の周波数が検出するべき周波数より以下のときは前記セ
ットパルスを包含するパルス幅のリセットパルスが発生
され前記検出すべき周波数より高いときは前記リセット
パルスが発生されないように設定されていることを特徴
とする。
次に本発明について図面を参照して説明する。
第１図は本願発明の一実施例を示しており、ICOM1〜ICO
M4は定電流源、Vref1およびVref2は定電圧源、Q1および
Q2はNPNトランジスタ、CpおよびChはコンデンサ、200お
よび300はヒステリシス特性を有するコンパレータ、INV
1〜INV3はインバータ回路、NOR1〜NOR4はノア回路であ
り、図示のように接続されている。SRはSRラッチ回路で
あり、ｑは入力端子ｆで入力パルス信号が供給されてい
る。m,nおよびｐはそれぞれノア回路NOR4、コンパレー
タ300およびSRラッチ回路SRの出力である。
M4は定電流源、Vref1およびVref2は定電圧源、Q1および
Q2はNPNトランジスタ、CpおよびChはコンデンサ、200お
よび300はヒステリシス特性を有するコンパレータ、INV
1〜INV3はインバータ回路、NOR1〜NOR4はノア回路であ
り、図示のように接続されている。SRはSRラッチ回路で
あり、ｑは入力端子ｆで入力パルス信号が供給されてい
る。m,nおよびｐはそれぞれノア回路NOR4、コンパレー
タ300およびSRラッチ回路SRの出力である。
入力端子ｑへの入力パルス信号がロウレベルのとき、ト
ランジスタQ2がオンとなりコンデンサChは定電流源ICOM
4によって放電状態になっており、入力パルス信号がハ
イレベルへと変化することにより、トランジスタQ2はオ
フとなり、コンデンサChは定電流源ICOM3により充電さ
れる。コンデンサChの電圧VCHはコンパレータ300に入力
される。コンパレータ300は前述のとおりヒステリシス
特性を有するので、電圧VCHが高い方の閾値に達した時
点でコンパレータ300の出力ｐはハイレベルとなり、リ
セットパルスとしてSRラッチ回路SRに供給される。入力
パルス信号がロウレベルに反転することによりコンデン
サChは再び放電状態となり、その電圧VCHがコンパレー
タ300の低い方の閾値に達した時点でコンパレータ300の
出力ｐはロウレベルに反転する。コンパレータ300の前
述した高低両閾値は基準電圧Vref2にもとづき決定され
る。
ランジスタQ2がオンとなりコンデンサChは定電流源ICOM
4によって放電状態になっており、入力パルス信号がハ
イレベルへと変化することにより、トランジスタQ2はオ
フとなり、コンデンサChは定電流源ICOM3により充電さ
れる。コンデンサChの電圧VCHはコンパレータ300に入力
される。コンパレータ300は前述のとおりヒステリシス
特性を有するので、電圧VCHが高い方の閾値に達した時
点でコンパレータ300の出力ｐはハイレベルとなり、リ
セットパルスとしてSRラッチ回路SRに供給される。入力
パルス信号がロウレベルに反転することによりコンデン
サChは再び放電状態となり、その電圧VCHがコンパレー
タ300の低い方の閾値に達した時点でコンパレータ300の
出力ｐはロウレベルに反転する。コンパレータ300の前
述した高低両閾値は基準電圧Vref2にもとづき決定され
る。
以上の動作はコンデンサCpについても同様に行われる。
すなわち、入力パルス信号のハイレベルによりコンデン
サCpと定電流源ICOM1によって充電され、その電圧がコ
ンパレータ200の高い方の閾値に達するとその出力はハ
イレベルとなる。入力パルス信号がロウレベルになる
と、コンデンサCpは放電され、その電圧がコンパレータ
200の低い方の閾値に達した時点でその出力はロウレベ
ルに変化する。コンパレータ200の出力はノア回路NOR1
に、インバータ回路INV3を介してノア回路NOR2にそれぞ
れ入力されるが、図示された入力パルス信号との接続お
よびノア回路NOR3およびNOR4との接続から明らかなとお
り、入力パルス信号がロウレベルであってコンパレータ
200の出力がハイレベルの期間のみ、ノア回路NOR4の出
力はハイレベルとなり、セットパルスとしてSRラッチ回
路SRに供給される。SRラッチ回路SRはリセット優先型で
ある。すなわち、そのセット端子Ｓおよびリセット端子
Ｒが両方ともハイレベルのときは、リセットが優先され
その出力はロウレベルとなる。
すなわち、入力パルス信号のハイレベルによりコンデン
サCpと定電流源ICOM1によって充電され、その電圧がコ
ンパレータ200の高い方の閾値に達するとその出力はハ
イレベルとなる。入力パルス信号がロウレベルになる
と、コンデンサCpは放電され、その電圧がコンパレータ
200の低い方の閾値に達した時点でその出力はロウレベ
ルに変化する。コンパレータ200の出力はノア回路NOR1
に、インバータ回路INV3を介してノア回路NOR2にそれぞ
れ入力されるが、図示された入力パルス信号との接続お
よびノア回路NOR3およびNOR4との接続から明らかなとお
り、入力パルス信号がロウレベルであってコンパレータ
200の出力がハイレベルの期間のみ、ノア回路NOR4の出
力はハイレベルとなり、セットパルスとしてSRラッチ回
路SRに供給される。SRラッチ回路SRはリセット優先型で
ある。すなわち、そのセット端子Ｓおよびリセット端子
Ｒが両方ともハイレベルのときは、リセットが優先され
その出力はロウレベルとなる。
かかる構成において、入力パルス信号の周波数が検出点
となる周波数よりも高くなると、その状態がSRラッチ回
路SRのハイレベル出力として出力されるように各回路定
数が設定されている。これは、入力パルス信号の周波数
が検出すべき周波数より大きいときはそのハイレベル期
間（パルス幅）は小さくなり、検出すべき周波数より小
さいときはそのハイレベル期間（パルス幅）は大きくな
ることを利用して行っている。すなわち、入力パルス信
号のハイレベル期間が、検出点となる周波数に対応する
ハイレベル期間TfH2よりも長くなるとSRラッチ回路SRの
出力はハイレベルとなる。
となる周波数よりも高くなると、その状態がSRラッチ回
路SRのハイレベル出力として出力されるように各回路定
数が設定されている。これは、入力パルス信号の周波数
が検出すべき周波数より大きいときはそのハイレベル期
間（パルス幅）は小さくなり、検出すべき周波数より小
さいときはそのハイレベル期間（パルス幅）は大きくな
ることを利用して行っている。すなわち、入力パルス信
号のハイレベル期間が、検出点となる周波数に対応する
ハイレベル期間TfH2よりも長くなるとSRラッチ回路SRの
出力はハイレベルとなる。
詳述すると、第２図に、入力パルス信号のハイレベル期
間t1が、TfH2＜t1、TfH2＝t1およびTfH2＞t1の３つの状
態のときのタイミング波形図を示すように、まず、TfH2
＜t1のときを考えると、入力パルス信号のハイレベル期
間が長いので、コンデンサChの電圧VCHはコンパレータ3
00の高閾値を充分に越えたものとなり、図示のように幅
の広いリセットパルス（ｐ）が得られる。入力パルス信
号のロウレベルへの反転に同期してノア回路NOR4からセ
ットパルス（ｍ）が出力されるが、リセットパルスの出
力期間中になくなるので、SRリセット回路SRはリセット
状態のままとなる。
間t1が、TfH2＜t1、TfH2＝t1およびTfH2＞t1の３つの状
態のときのタイミング波形図を示すように、まず、TfH2
＜t1のときを考えると、入力パルス信号のハイレベル期
間が長いので、コンデンサChの電圧VCHはコンパレータ3
00の高閾値を充分に越えたものとなり、図示のように幅
の広いリセットパルス（ｐ）が得られる。入力パルス信
号のロウレベルへの反転に同期してノア回路NOR4からセ
ットパルス（ｍ）が出力されるが、リセットパルスの出
力期間中になくなるので、SRリセット回路SRはリセット
状態のままとなる。
入力パルス信号のハイレベル期間t1がTfH2＝t1となる
と、入力パルス信号のハイレベル期間に充電されたコン
デンサChの充電電圧VCHがコンパレータ300の高閾値に一
致するようにコンデンサChおよび電流源ICOM3の定数が
設定されているので、図示のとおり比較的狭い幅のリセ
ットパルス（ｐ）がえられる。このとき、リセットパル
ス（ｍ）も発生するが、このパルスがリセットパルス
（ｐ）で完全に包含されるように、コンデンサCp、電流
源ICOM1および基準電圧Vref1が設定されているので、SR
ラッチ回路SRはリセットのままである。
と、入力パルス信号のハイレベル期間に充電されたコン
デンサChの充電電圧VCHがコンパレータ300の高閾値に一
致するようにコンデンサChおよび電流源ICOM3の定数が
設定されているので、図示のとおり比較的狭い幅のリセ
ットパルス（ｐ）がえられる。このとき、リセットパル
ス（ｍ）も発生するが、このパルスがリセットパルス
（ｐ）で完全に包含されるように、コンデンサCp、電流
源ICOM1および基準電圧Vref1が設定されているので、SR
ラッチ回路SRはリセットのままである。
入力パルス信号のハイレベル期間t1がTfH2よりも小さく
なると、コンパレータ300の出力はロウレベルのままと
なり、一方、コンパレータ200の出力にはハイレベルが
得られるように各定数が設定されているので、SRラッチ
回路SRはセットされその出力（ｍ）とハイレベルに反転
する。このときの検出の遅れはノア回路インバータ回路
の遅れであり通常10nsecとなる。
なると、コンパレータ300の出力はロウレベルのままと
なり、一方、コンパレータ200の出力にはハイレベルが
得られるように各定数が設定されているので、SRラッチ
回路SRはセットされその出力（ｍ）とハイレベルに反転
する。このときの検出の遅れはノア回路インバータ回路
の遅れであり通常10nsecとなる。
以上説明した回路を用いる事により、本発明は従来Ｆ−
Ｖ変換回路内におけるコンデンサの充放電による周波数
検出の遅れが数10mS生じていたのに対し回路内のインバ
ータ回路，ノア回路のみの遅れ（通常数10nS）になり、
きわめて周波数検出における応答時間の遅れをいちじる
しく少なくする効果がある。
Ｖ変換回路内におけるコンデンサの充放電による周波数
検出の遅れが数10mS生じていたのに対し回路内のインバ
ータ回路，ノア回路のみの遅れ（通常数10nS）になり、
きわめて周波数検出における応答時間の遅れをいちじる
しく少なくする効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図におけるタイミングチャート、第３図は従来例図、第
４図および第５図は第３図におけるタイミングチャート
及びＦ−Ｖグラフとタイミングチャートである。
図におけるタイミングチャート、第３図は従来例図、第
４図および第５図は第３図におけるタイミングチャート
及びＦ−Ｖグラフとタイミングチャートである。
Claims (1)
- 【請求項１】コンデンサと、前記コンデンサを入力パル
ス信号の第１の論理レベルの期間に充電し第２の論理レ
ベルの期間に放電する充放電回路と、第１および第２の
閾値を有し前記コンデンサの充放電電圧が前記第１の閾
値以上になるとリセットパルスを発生し前記コンデンサ
の充放電電圧が前記第２の閾値以下になるとリセットパ
ルスの発生を停止するコンパレータと、前記入力パルス
信号の前記第１の論理レベルから前記第２の論理レベル
への変化に同期してセットパルスを発生する手段と、前
記リセットパルスをリセット端子に前記セットパルスを
セット端子にそれぞれうけるリセット優先型のラッチ回
路とを備え、前記充放電回路の充放電時定数および前記
第１および第２の閾値は、前記入力パルス信号の周波数
が検出するべき周波数以下のときは前記セットパルスを
包含するパルス幅のリセットパルスが発生され前記検出
すべき周波数より高いときは前記リセットパルスが発生
されないように設定されていることを特徴とする周波数
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094444A JPH0769360B2 (ja) | 1987-04-17 | 1987-04-17 | 周波数検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094444A JPH0769360B2 (ja) | 1987-04-17 | 1987-04-17 | 周波数検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63261172A JPS63261172A (ja) | 1988-10-27 |
| JPH0769360B2 true JPH0769360B2 (ja) | 1995-07-26 |
Family
ID=14110429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094444A Expired - Lifetime JPH0769360B2 (ja) | 1987-04-17 | 1987-04-17 | 周波数検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769360B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5660000B2 (ja) * | 2011-10-18 | 2015-01-28 | 株式会社デンソー | 周波数測定装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866367U (ja) * | 1981-10-30 | 1983-05-06 | 日本電気ホームエレクトロニクス株式会社 | パルス周期判別回路 |
-
1987
- 1987-04-17 JP JP62094444A patent/JPH0769360B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63261172A (ja) | 1988-10-27 |
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