JPH0769400B2 - Ｌｓｉテスト方式 - Google Patents
Ｌｓｉテスト方式Info
- Publication number
- JPH0769400B2 JPH0769400B2 JP60065269A JP6526985A JPH0769400B2 JP H0769400 B2 JPH0769400 B2 JP H0769400B2 JP 60065269 A JP60065269 A JP 60065269A JP 6526985 A JP6526985 A JP 6526985A JP H0769400 B2 JPH0769400 B2 JP H0769400B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- output
- pin
- block
- input
- Prior art date
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- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、LSI内部の論理要素を所定本数の入力ピン及
び出力ピンを共通として複数のブロックに分け、各ブロ
ック毎にテストを実施可能とするLSIのテスト方式に関
する。
び出力ピンを共通として複数のブロックに分け、各ブロ
ック毎にテストを実施可能とするLSIのテスト方式に関
する。
［発明の技術的背景とその問題点］ 近年、LSIの高集積化が進むに連れ、その内部論理要素
のテスト手段が問題になっている。この際の従来のLSI
内部のテスト回路の構成を第２図に示す。図中、21はLS
I、22は複数本の入力ピン、23は同出力ピン、24はテス
ト専用ピン、25は入力線切換回路、26は出力線切換回路
である。この第１図の構成に於けるテスト動作は、テス
ト専用ピン24の信号により入力線切換回路25、及び出力
線切換回路26を切換制御して、二重化された入力ピン2
2、出力ピン23の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。
のテスト手段が問題になっている。この際の従来のLSI
内部のテスト回路の構成を第２図に示す。図中、21はLS
I、22は複数本の入力ピン、23は同出力ピン、24はテス
ト専用ピン、25は入力線切換回路、26は出力線切換回路
である。この第１図の構成に於けるテスト動作は、テス
ト専用ピン24の信号により入力線切換回路25、及び出力
線切換回路26を切換制御して、二重化された入力ピン2
2、出力ピン23の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。
しかしながら最近では、LSIのより大規模化、繁雑化が
進み、これに伴ってLSI内部をいくつかのブロックに分
割して、各ブロック毎にテストを実施する手段が必要に
なってきた。このブロック単位のテストを可能にするた
め、従来ではブロック数に相当するテストピンと、入力
ピン及び出力ピンの多重化（切換え使用）が必要とされ
ていた。従って従来ではテストピンが増加し、これに伴
って有効信号ピンが減少して、限られたピンを有効活用
する上で大きな妨げになるという問題が生じていた。
進み、これに伴ってLSI内部をいくつかのブロックに分
割して、各ブロック毎にテストを実施する手段が必要に
なってきた。このブロック単位のテストを可能にするた
め、従来ではブロック数に相当するテストピンと、入力
ピン及び出力ピンの多重化（切換え使用）が必要とされ
ていた。従って従来ではテストピンが増加し、これに伴
って有効信号ピンが減少して、限られたピンを有効活用
する上で大きな妨げになるという問題が生じていた。
［発明の目的］ 本発明は上記実情に鑑みなされたもので、 LSI内部の論理要素を所定本数の入力ピン及び出力ピン
を共通として複数のブロックに分け、各ブロック毎にテ
ストを実施可能とするLSIに於いて、テストピンの増加
を招くことなく、１本のテストピンを有効に用い限られ
た信号入出力ピンの有効活用を計ったもので、只一本の
テストピンにより、LSI内部に於けるノーマルモード／
テストモードの切換、並びにテスト対象ブロックの上記
入出力ピンへの選択的回路接続による被テストブロック
の選択・切換を可能にしたLSIテスト方式を提供するこ
とを目的とする。
を共通として複数のブロックに分け、各ブロック毎にテ
ストを実施可能とするLSIに於いて、テストピンの増加
を招くことなく、１本のテストピンを有効に用い限られ
た信号入出力ピンの有効活用を計ったもので、只一本の
テストピンにより、LSI内部に於けるノーマルモード／
テストモードの切換、並びにテスト対象ブロックの上記
入出力ピンへの選択的回路接続による被テストブロック
の選択・切換を可能にしたLSIテスト方式を提供するこ
とを目的とする。
［発明の概要］ 本発明は、LSI内部の論理要素を所定本数の入力ピン及
び出力ピンを共通として複数のブロックに分け、各ブロ
ック毎にテストを実施可能とするLSIに於いて、只１本
のテストピンと、内部のブロック指定用カウンタと、こ
のカウンタの出力を選択的に有効にするためのノーマル
モード／テストモードの切換用ゲートと、任意の一つの
ブロックを上記入出力ピン間に選択的に回路接続する選
択回路とを有し、上記只１本のテストピンにより、上記
カウンタをカウント制御してテスト対象ブロックを選択
し切換えるとともに、上記ゲートを制御して上記カウン
タの出力を選択的に有効化する構成としたもので、これ
により、テストピンの増加を招くことなく、只１本のテ
ストピンを有効に用いて、LSI内部のブロック単位のテ
スト動作を能率良く実施できる。
び出力ピンを共通として複数のブロックに分け、各ブロ
ック毎にテストを実施可能とするLSIに於いて、只１本
のテストピンと、内部のブロック指定用カウンタと、こ
のカウンタの出力を選択的に有効にするためのノーマル
モード／テストモードの切換用ゲートと、任意の一つの
ブロックを上記入出力ピン間に選択的に回路接続する選
択回路とを有し、上記只１本のテストピンにより、上記
カウンタをカウント制御してテスト対象ブロックを選択
し切換えるとともに、上記ゲートを制御して上記カウン
タの出力を選択的に有効化する構成としたもので、これ
により、テストピンの増加を招くことなく、只１本のテ
ストピンを有効に用いて、LSI内部のブロック単位のテ
スト動作を能率良く実施できる。
［発明の実施例］ 以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示す回路ブロック図であ
る。ここではLSIの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はLSI、２は複数本の入力ピン、３は同じく複数本の出
力ピン、４はLSI内部の所定回路を初期化するためのク
リアピン、５は只１本のテストピンである。６はクリア
ピン４のクリア信号で初期化され、テストピン５のテス
ト信号の立下がり（“真”→“偽”）でカウントアップ
されるクロック指定用のカウンタであり、ここでは選択
対象となるブロックが４つであることから２ビットで構
成される。７はカウンタ６の出力をデコードするデコー
ダである。８はデコーダ７の出力を制御するゲートであ
り、テストピン５のテスト信号が“真”の期間に亙りデ
コーダ７の出力信号を有効にする。９はゲート８を介し
たデコーダ７の出力信号をブロック指定信号として後述
する入力線選択回路10、及び出力線選択回路11に供給す
るブロック選択線である。10はテストモード時（テスト
ピン５上の信号が“真”となっているとき）に、対応す
るブロック選択線９の選択信号“真”を受けて、入力ピ
ン２と対応するブロックとの間を選択的に回路接続し、
それ以外の通常動作時（テストピン５上の信号が“偽”
となっているとき）は、入力出力信号選択線12上の全ブ
ロックに共通の選択信号“真”を受けて、入力ピン２と
全てのブロックとの間を回路接続する入力線選択回路で
ある。11は上記テストモード時に、対応するブロック選
択線９の選択信号“真”を受けて、対応するブロックと
出力ピン３との間を選択的に回路接続し、それ以外の通
常動作時は、入力出力信号選択線12上の全ブロックに共
通の選択信号“真”を受けて、全てのブロックと出力ピ
ン３との間を回路接続する出力線選択回路である。12は
テストピン５上の信号を反転し、通常動作モード時の全
ブロックに共通の入力出力選択信号として上記入力線選
択回路10、及び出力線選択回路11に供給するための入力
出力信号選択線である。13はLSI内部の論理要素を分割
したブロックであり、ここでは４つのブロックに分割さ
れている。
る。ここではLSIの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はLSI、２は複数本の入力ピン、３は同じく複数本の出
力ピン、４はLSI内部の所定回路を初期化するためのク
リアピン、５は只１本のテストピンである。６はクリア
ピン４のクリア信号で初期化され、テストピン５のテス
ト信号の立下がり（“真”→“偽”）でカウントアップ
されるクロック指定用のカウンタであり、ここでは選択
対象となるブロックが４つであることから２ビットで構
成される。７はカウンタ６の出力をデコードするデコー
ダである。８はデコーダ７の出力を制御するゲートであ
り、テストピン５のテスト信号が“真”の期間に亙りデ
コーダ７の出力信号を有効にする。９はゲート８を介し
たデコーダ７の出力信号をブロック指定信号として後述
する入力線選択回路10、及び出力線選択回路11に供給す
るブロック選択線である。10はテストモード時（テスト
ピン５上の信号が“真”となっているとき）に、対応す
るブロック選択線９の選択信号“真”を受けて、入力ピ
ン２と対応するブロックとの間を選択的に回路接続し、
それ以外の通常動作時（テストピン５上の信号が“偽”
となっているとき）は、入力出力信号選択線12上の全ブ
ロックに共通の選択信号“真”を受けて、入力ピン２と
全てのブロックとの間を回路接続する入力線選択回路で
ある。11は上記テストモード時に、対応するブロック選
択線９の選択信号“真”を受けて、対応するブロックと
出力ピン３との間を選択的に回路接続し、それ以外の通
常動作時は、入力出力信号選択線12上の全ブロックに共
通の選択信号“真”を受けて、全てのブロックと出力ピ
ン３との間を回路接続する出力線選択回路である。12は
テストピン５上の信号を反転し、通常動作モード時の全
ブロックに共通の入力出力選択信号として上記入力線選
択回路10、及び出力線選択回路11に供給するための入力
出力信号選択線である。13はLSI内部の論理要素を分割
したブロックであり、ここでは４つのブロックに分割さ
れている。
ここで、一実施例に於けるテスト動作を説明する。先
ず、クリアピン４にクリア信号が供給されることにより
カウンタ６が初期化される。次にテストピン５にブロッ
ク選択のためのクロック信号が供給されると、同信号の
立下り（“真”→“偽”）に伴ってカウンタ６が更新制
御される。このようにテストピン５に、テスト信号をカ
ウンタクロックとして供給することによってカウンタ６
に任意の値を設定できる。このカウンタ６の出力はデコ
ーダ７によってデコードされる。即ち、カウンタ６の出
力が、MSB,LSBの２ビット共“偽”であればブロック
０、MSBが“偽”でLSBが“真”であればブロック１、MS
Bが“真”でLSBが“偽”であればブロック２、MSB,LSB
の２ビット共“真”であればブロック３の選択信号が出
力される。
ず、クリアピン４にクリア信号が供給されることにより
カウンタ６が初期化される。次にテストピン５にブロッ
ク選択のためのクロック信号が供給されると、同信号の
立下り（“真”→“偽”）に伴ってカウンタ６が更新制
御される。このようにテストピン５に、テスト信号をカ
ウンタクロックとして供給することによってカウンタ６
に任意の値を設定できる。このカウンタ６の出力はデコ
ーダ７によってデコードされる。即ち、カウンタ６の出
力が、MSB,LSBの２ビット共“偽”であればブロック
０、MSBが“偽”でLSBが“真”であればブロック１、MS
Bが“真”でLSBが“偽”であればブロック２、MSB,LSB
の２ビット共“真”であればブロック３の選択信号が出
力される。
次に、テストピン５に、テストモードを示す“真”値の
信号を与えることにより、その“真”値のテスト信号期
間に亙ってゲート８が開かれ、上記デコーダ７より出力
された信号がブロック選択線９を介し入力線選択回路1
0、及び出力線選択回路11に供給されて、そのうち、
“真”値の信号を受けた選択回路のみが選択的に回路接
続状態となって、対応するブロックがテスト対象として
入力ピン２、及び出力ピン３間に回路接続される。即
ち、カウンタ６の出力が、MSB,LSBの２ビット共“偽”
である際は、そのデコーダ７の出力によってブロック０
が選択的に入力ピン２、及び出力ピン３間にテスト対象
として回路接続され、又、MSBが“偽",LSBが“真”であ
る際は、上記同様にしてブロック１が選択的に入力ピン
２、及び出力ピン３間に回路接続され、MSBが“真",LSB
が“偽”である際は、上記同様にしてブロック２が選択
的に入力ピン２、及び出力ピン３間に回路接続され、MS
B,LSBの２ビット共“真”である際は、上記同様にして
ブロック３が選択的に入力ピン２、及び出力ピン３間に
回路接続される。このようにして、テスト対象ブロック
が入力ピン２、及び出力ピン３間に回路接続された後、
同ブロックをテストするための入力信号が入力ピン２に
与えられ、その結果が出力ピン３より出力される。そし
て上記１ブロックのテストが終了したならば、先ず、テ
ストピン５上のテスト信号を“偽”とし、クリアピン４
にクリア信号を供給し、カウンタ６を初期化する。次に
再び“真”のテスト信号を供給することにより、続けて
次ブロックのテストが可能となる。即ち、テスト終了に
伴ってテストピン５上のテスト信号を“偽”とすること
により、この信号の立下りタイミングでカウンタ６がカ
ウントアップされ、再度“真”値となることにより、ゲ
ート８が開いて上記カウンタ６のカウント値に従うブロ
ックが選択され、そのブロックのテストが実施可能とな
る。これを繰返し実行することにより、テストピン５に
供給される信号を断続するのみで、順次連続的にテスト
対象ブロックを切換えることができる。
信号を与えることにより、その“真”値のテスト信号期
間に亙ってゲート８が開かれ、上記デコーダ７より出力
された信号がブロック選択線９を介し入力線選択回路1
0、及び出力線選択回路11に供給されて、そのうち、
“真”値の信号を受けた選択回路のみが選択的に回路接
続状態となって、対応するブロックがテスト対象として
入力ピン２、及び出力ピン３間に回路接続される。即
ち、カウンタ６の出力が、MSB,LSBの２ビット共“偽”
である際は、そのデコーダ７の出力によってブロック０
が選択的に入力ピン２、及び出力ピン３間にテスト対象
として回路接続され、又、MSBが“偽",LSBが“真”であ
る際は、上記同様にしてブロック１が選択的に入力ピン
２、及び出力ピン３間に回路接続され、MSBが“真",LSB
が“偽”である際は、上記同様にしてブロック２が選択
的に入力ピン２、及び出力ピン３間に回路接続され、MS
B,LSBの２ビット共“真”である際は、上記同様にして
ブロック３が選択的に入力ピン２、及び出力ピン３間に
回路接続される。このようにして、テスト対象ブロック
が入力ピン２、及び出力ピン３間に回路接続された後、
同ブロックをテストするための入力信号が入力ピン２に
与えられ、その結果が出力ピン３より出力される。そし
て上記１ブロックのテストが終了したならば、先ず、テ
ストピン５上のテスト信号を“偽”とし、クリアピン４
にクリア信号を供給し、カウンタ６を初期化する。次に
再び“真”のテスト信号を供給することにより、続けて
次ブロックのテストが可能となる。即ち、テスト終了に
伴ってテストピン５上のテスト信号を“偽”とすること
により、この信号の立下りタイミングでカウンタ６がカ
ウントアップされ、再度“真”値となることにより、ゲ
ート８が開いて上記カウンタ６のカウント値に従うブロ
ックが選択され、そのブロックのテストが実施可能とな
る。これを繰返し実行することにより、テストピン５に
供給される信号を断続するのみで、順次連続的にテスト
対象ブロックを切換えることができる。
一方、テストピン５上の信号が“偽”状態のままである
際は、ゲート８が閉じられ、代って入力出力信号選択線
12上の信号が“真”値となって、全てのブロックが共通
に入力ピン２及び出力ピン３の回路接続対象となり、通
常の動作モード（ノーマルモード）となる。
際は、ゲート８が閉じられ、代って入力出力信号選択線
12上の信号が“真”値となって、全てのブロックが共通
に入力ピン２及び出力ピン３の回路接続対象となり、通
常の動作モード（ノーマルモード）となる。
このように、テストピン１本だけで、入力ピン、出力ピ
ンを多重化させて、LSI内を分割されたブロック毎にテ
ストでき、通常動作のための有効信号ピン数を減少させ
ることなしに、ブロック単位のテストを能率良く迅速に
行なうことができる。
ンを多重化させて、LSI内を分割されたブロック毎にテ
ストでき、通常動作のための有効信号ピン数を減少させ
ることなしに、ブロック単位のテストを能率良く迅速に
行なうことができる。
［発明の効果］ 以上詳記したように本発明のLSIテスト方式によれば、L
SI内部の論理要素を所定本数の入力ピン及び出力ピンを
共通として複数のブロックに分け、各ブロック毎にテス
トを実施可能とするLSIに於いて、１本のテストピン
と、内部のブロック指定用カウンタと、このカウンタの
出力を選択的に有効にするためのノーマルモード／テス
トモードの切換用ゲートと、任意の一つのブロックを上
記入出力ピン間に選択的に回路接続する選択回路とを有
し、上記只１本のテストピンにより、上記カウンタをカ
ウント制御してテスト対象ブロックを選択し切換えると
ともに、上記ゲートを制御して上記カウンタの出力を選
択的に有効化する構成としたことにより、テストピンの
増加を招くことなく、只１本のテストピンを有効に用い
て、LSI内部のブロック単位のテスト動作を能率良く実
施できる。
SI内部の論理要素を所定本数の入力ピン及び出力ピンを
共通として複数のブロックに分け、各ブロック毎にテス
トを実施可能とするLSIに於いて、１本のテストピン
と、内部のブロック指定用カウンタと、このカウンタの
出力を選択的に有効にするためのノーマルモード／テス
トモードの切換用ゲートと、任意の一つのブロックを上
記入出力ピン間に選択的に回路接続する選択回路とを有
し、上記只１本のテストピンにより、上記カウンタをカ
ウント制御してテスト対象ブロックを選択し切換えると
ともに、上記ゲートを制御して上記カウンタの出力を選
択的に有効化する構成としたことにより、テストピンの
増加を招くことなく、只１本のテストピンを有効に用い
て、LSI内部のブロック単位のテスト動作を能率良く実
施できる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のLSI内部テスト機構を示すブロック図である。 １……LSI、２……入力ピン、３……出力ピン、４……
クリアピン、５……テストピン、６……カウンタ、７…
…デコーダ、８……ゲート、９……ブロック選択線、10
……入力線選択回路、11……出力線選択回路、12……入
力出力信号選択線、13……ブロック。
従来のLSI内部テスト機構を示すブロック図である。 １……LSI、２……入力ピン、３……出力ピン、４……
クリアピン、５……テストピン、６……カウンタ、７…
…デコーダ、８……ゲート、９……ブロック選択線、10
……入力線選択回路、11……出力線選択回路、12……入
力出力信号選択線、13……ブロック。
Claims (1)
- 【請求項１】LSI内部の論理要素を所定本数の入力ピン
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするLSIに於いて、上記L
SIに設けられたテストピンと、上記テストピンより入力
された論理信号を受けてカウント制御されるブロック指
定用のカウンタと、このカウンタの出力を上記テストピ
ン上の信号が特定状態にあるときのみ有効化するゲート
と、このゲートにより有効化された上記カウンタの出力
値に従い上記複数のブロックの一つを選択し、同ブロッ
クの入力ピン及び出力ピンを介して信号の入出力を可能
にする選択回路とを具備してなることを特徴としたLSI
テスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065269A JPH0769400B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065269A JPH0769400B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61223670A JPS61223670A (ja) | 1986-10-04 |
| JPH0769400B2 true JPH0769400B2 (ja) | 1995-07-31 |
Family
ID=13282035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065269A Expired - Lifetime JPH0769400B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769400B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258035A (ja) * | 1987-04-15 | 1988-10-25 | Sony Corp | 集積回路 |
| JP4748337B2 (ja) * | 2000-09-26 | 2011-08-17 | 大日本印刷株式会社 | 半導体回路のテスト用設計回路パタン |
-
1985
- 1985-03-29 JP JP60065269A patent/JPH0769400B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61223670A (ja) | 1986-10-04 |
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