JPS61223670A - Ｌｓｉテスト方式 - Google Patents
Ｌｓｉテスト方式Info
- Publication number
- JPS61223670A JPS61223670A JP60065269A JP6526985A JPS61223670A JP S61223670 A JPS61223670 A JP S61223670A JP 60065269 A JP60065269 A JP 60065269A JP 6526985 A JP6526985 A JP 6526985A JP S61223670 A JPS61223670 A JP S61223670A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ＬＳＩ内部の論理要素を所定本数の入力ピン
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩのテスト方式
に関する。
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩのテスト方式
に関する。
［発明の技術的背景とその問題点］
近年、ＬＳＩの高集積化が進むに連れ、その内部論理要
素のテスト手段が問題になっている。ごの際の従来のＬ
ＳＩ内部のテスト回路の構成を餉１図に示す。図中、２
１はＬＳＩ、２２は複数本の入力ピン、２３は同出力ピ
ン、２４はテスト専用ピン、２５は入力線切換回路、２
６は出力線切換回路である。
素のテスト手段が問題になっている。ごの際の従来のＬ
ＳＩ内部のテスト回路の構成を餉１図に示す。図中、２
１はＬＳＩ、２２は複数本の入力ピン、２３は同出力ピ
ン、２４はテスト専用ピン、２５は入力線切換回路、２
６は出力線切換回路である。
この第１図の構成に於けるテスト動作は、テスト専用ピ
ン２４の信号により入力線切換回路２５、及び出力線切
換回路２θを切換制御して、二重化された入力ピン２２
、出力ピン２３の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。
ン２４の信号により入力線切換回路２５、及び出力線切
換回路２θを切換制御して、二重化された入力ピン２２
、出力ピン２３の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。
しかしながら最近では、ＬＳＩのより大規模化、繁雑化
が進み、これに伴ってＬＳＩ内部をいくつかのブロック
に分割して、各ブロック毎にテストを実施する手段が必
要になってきた。このブロック単位のテストを可能にす
るため、従来ではブロック数に相当するテストピンと、
入力ピン及び出力ピンの多重化（切換え使用）が必要と
されていた。従って従来ではテストピンが増加し、これ
に伴って有効信号ピンが減少して、限られたピンを有効
活用する上で大きな妨げになるという問題が生じていた
。
が進み、これに伴ってＬＳＩ内部をいくつかのブロック
に分割して、各ブロック毎にテストを実施する手段が必
要になってきた。このブロック単位のテストを可能にす
るため、従来ではブロック数に相当するテストピンと、
入力ピン及び出力ピンの多重化（切換え使用）が必要と
されていた。従って従来ではテストピンが増加し、これ
に伴って有効信号ピンが減少して、限られたピンを有効
活用する上で大きな妨げになるという問題が生じていた
。
［発明の目的］
本発明は上記実情に鑑みなされたもので、ＬＳＩ内部の
論理要素を所定本数の入力ピン及び出力ピンを共通とし
て複数のブロックに分け、各ブロック毎にテストを実施
可能とするＬＳＩに於いて、テストピンの増加を招くこ
となく、１本のテストピンを有効に用い限られた信号入
出力ピンの有効活用を計ったもので、只一本のテストピ
ンにより、ＬＳＩ内部に於けるノーマルモード／テスト
モードの切換、並びにテスト対象ブロックの上記入出力
ピンへの選択的回路接続による被テストブロックの選択
・切換を可能にしたＬＳＩテスト方式を提供することを
目的とする。
論理要素を所定本数の入力ピン及び出力ピンを共通とし
て複数のブロックに分け、各ブロック毎にテストを実施
可能とするＬＳＩに於いて、テストピンの増加を招くこ
となく、１本のテストピンを有効に用い限られた信号入
出力ピンの有効活用を計ったもので、只一本のテストピ
ンにより、ＬＳＩ内部に於けるノーマルモード／テスト
モードの切換、並びにテスト対象ブロックの上記入出力
ピンへの選択的回路接続による被テストブロックの選択
・切換を可能にしたＬＳＩテスト方式を提供することを
目的とする。
［発明の概要］
本発明は、ＬＳＩ内部の論理要素を所定本数の入力ピン
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩに於いて、只
１本のテストピンと、内部のブロック指定用カウンタと
、このカウンタの出力を選択的に有効にするためのノー
マルモード／テストモードの切換用ゲートε°、任意の
一つのブロックを上記入出力ピン間に選択的に回路接続
する選択回路とを有し、上記只１本のテストピンにより
、上記カウンタをカウント制御してテスト対象ブロック
を選択し切換えるとともに、上記ゲートを制御して上記
カウンタの出力を選択的に有効化する構成としたもので
、これにより、テストピンの増加を招くことなく、只１
本のテストピンを有効に用いて、ＬＳＩ内部のブロック
単位のテスト動作を能率良〈実施できる。
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩに於いて、只
１本のテストピンと、内部のブロック指定用カウンタと
、このカウンタの出力を選択的に有効にするためのノー
マルモード／テストモードの切換用ゲートε°、任意の
一つのブロックを上記入出力ピン間に選択的に回路接続
する選択回路とを有し、上記只１本のテストピンにより
、上記カウンタをカウント制御してテスト対象ブロック
を選択し切換えるとともに、上記ゲートを制御して上記
カウンタの出力を選択的に有効化する構成としたもので
、これにより、テストピンの増加を招くことなく、只１
本のテストピンを有効に用いて、ＬＳＩ内部のブロック
単位のテスト動作を能率良〈実施できる。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。
第２図は本発明の一実施例を示す回路ブロック図である
。ここではＬＳＩの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はＬＳＩ、２は複数本の入力ピン、３は同じく複数本の
出力ピン、４はＬＳＩ内部の所定回路を初期化するため
のクリアピン、５は只１本のテストピンである。６はク
リアピン４のクリア信号で初期化され、テストピン５の
テスト信号の立下がり（“真°′→“偽′°）でカウン
トアツプされるクロック指定用のカウンタであり、ここ
では選択対象となるブロックが４つであることから２ビ
ツトで構成される。７はカウンタ６の出力をデコードす
るデコーダである。
。ここではＬＳＩの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はＬＳＩ、２は複数本の入力ピン、３は同じく複数本の
出力ピン、４はＬＳＩ内部の所定回路を初期化するため
のクリアピン、５は只１本のテストピンである。６はク
リアピン４のクリア信号で初期化され、テストピン５の
テスト信号の立下がり（“真°′→“偽′°）でカウン
トアツプされるクロック指定用のカウンタであり、ここ
では選択対象となるブロックが４つであることから２ビ
ツトで構成される。７はカウンタ６の出力をデコードす
るデコーダである。
８はデコーダ７の出力を制御するゲートであり、テスト
ピン５のテスト信号が゛真″の期間に屋りデコーダ７の
出力信号を有効にする。９はゲート８を介したデコーダ
７の出力信号をブロック指定信号として後述する入力線
選択回路１０、及び出力線選択回路１１に供給するブロ
ック選択線である。
ピン５のテスト信号が゛真″の期間に屋りデコーダ７の
出力信号を有効にする。９はゲート８を介したデコーダ
７の出力信号をブロック指定信号として後述する入力線
選択回路１０、及び出力線選択回路１１に供給するブロ
ック選択線である。
１０はテストモード時（テストピン５上の信号が“真”
となっているとき）に、対応するブロック選択線９の選
択信号“真”を受けて、入力ピン２と対応するブロック
との間を選択的に回路接続し、それ以外の通常動作時（
テストピン５上の信号が“偽″′となっているとき）は
、入力出力信号選択線１２上の全ブロックに共通の選択
信号真″を受けて、入力ピン２と全てのブロックとの間
を回路接続する入力線選択回路である。１１は上記テス
トモード時に、対応するブロック選択線９の選択信号゛
真パを受けて、対応するブロックと出力ピン３との間を
選択的に回路接続し、それ以外の通常動作時は、入力出
力信号選択線１２上の全ブロックに共通の選択信号“真
パを受けて、全てのブロックと出力ピン３との間を回路
接続する出力線選択回路である。１２はテストピン５上
の信号を反転し、通常動作モード時の全ブロックに共通
の入力出力選択信号として上記入力線選択回路１０、及
び出力線選択回路１１に供給するための入力出力信号選
択線である。１３はＬＳＩ内部の論理要素を分割したブ
ロックであり、ここでは４つのブロックに分割されてい
る。
となっているとき）に、対応するブロック選択線９の選
択信号“真”を受けて、入力ピン２と対応するブロック
との間を選択的に回路接続し、それ以外の通常動作時（
テストピン５上の信号が“偽″′となっているとき）は
、入力出力信号選択線１２上の全ブロックに共通の選択
信号真″を受けて、入力ピン２と全てのブロックとの間
を回路接続する入力線選択回路である。１１は上記テス
トモード時に、対応するブロック選択線９の選択信号゛
真パを受けて、対応するブロックと出力ピン３との間を
選択的に回路接続し、それ以外の通常動作時は、入力出
力信号選択線１２上の全ブロックに共通の選択信号“真
パを受けて、全てのブロックと出力ピン３との間を回路
接続する出力線選択回路である。１２はテストピン５上
の信号を反転し、通常動作モード時の全ブロックに共通
の入力出力選択信号として上記入力線選択回路１０、及
び出力線選択回路１１に供給するための入力出力信号選
択線である。１３はＬＳＩ内部の論理要素を分割したブ
ロックであり、ここでは４つのブロックに分割されてい
る。
ここで、一実施例に於けるテスト動作を説明する。先ず
、クリアピン４にクリア信号が供給されることによりカ
ウンタ６が初期化される。次にテストピン５にブロック
選択のためのクロック信号が供給されると、同信号の立
下り（“真′°→“偽”）に伴ってカウンタ６が更新制
御される。このようにテストピン５に、テスト信号をカ
ウンタクロックとして供給することによってカウンタ６
に任意の値を設定できる。このカウンタ６の出力はデコ
ーダ７によってデコードされる。即ち、カウンタ６の出
力が、ＭＳＢ、ＬＳＢの２ビツト共“偽”であればブロ
ック０５Ｍ５Ｂが“偽”でＬＳＢが“真°′であればブ
ロック１．ＭＳＢが“真゛′でＬＳＢが°偽”であれば
７０ツク２、ＭＳＢ、ＬＳＢの２ビツト共“真”であれ
ばブロック３の選択信号が出力される。
、クリアピン４にクリア信号が供給されることによりカ
ウンタ６が初期化される。次にテストピン５にブロック
選択のためのクロック信号が供給されると、同信号の立
下り（“真′°→“偽”）に伴ってカウンタ６が更新制
御される。このようにテストピン５に、テスト信号をカ
ウンタクロックとして供給することによってカウンタ６
に任意の値を設定できる。このカウンタ６の出力はデコ
ーダ７によってデコードされる。即ち、カウンタ６の出
力が、ＭＳＢ、ＬＳＢの２ビツト共“偽”であればブロ
ック０５Ｍ５Ｂが“偽”でＬＳＢが“真°′であればブ
ロック１．ＭＳＢが“真゛′でＬＳＢが°偽”であれば
７０ツク２、ＭＳＢ、ＬＳＢの２ビツト共“真”であれ
ばブロック３の選択信号が出力される。
次に、テストピン５に、テストモードを示す“真”値の
信号を与えることにより、その“真”値のテスト信号期
間に１ってゲート８が開かれ、上記デコーダ７より出力
された信号がブロック選択線９を介し入力線選択回路１
０、及び出力線選択回路１１に供給されて、そのうち、
“真”値の信号を受けた選択回路のみが選択的に回路接
続状態となって、対応するブロックがテスト対象として
入力ピン２、及び出力ピン３間に回路接続される。
信号を与えることにより、その“真”値のテスト信号期
間に１ってゲート８が開かれ、上記デコーダ７より出力
された信号がブロック選択線９を介し入力線選択回路１
０、及び出力線選択回路１１に供給されて、そのうち、
“真”値の信号を受けた選択回路のみが選択的に回路接
続状態となって、対応するブロックがテスト対象として
入力ピン２、及び出力ピン３間に回路接続される。
即ち、カウンタ８の出力が、ＭＳＢ、ＬＳＢの２ビツト
共“偽”である春は、そのデコーダ７の出力によってブ
ロック０が選択的に入力ピン２、及び出力ピン３ＷＡに
テスト対象として回路接続され、又、ＭＳＢが“偽”、
ＬＳＢが“真”である際は、上記同様にしてブロック１
が選択的に入力ピン２、及び出力ピン３ｉ！ｌに回路接
続され、ＭＳＢが真”、ＬＳＢが“偽”である際は、上
記同様にしてブロック２が選択的に入力ピン２、及び出
力ピン３間に回路接続され、ＭＳＢ、ＬＳＢの２ビツト
共“真”である際は、上記同様にしてブロック３が選択
的に入力ピン２、及び出力ピン３間に回路接続される。
共“偽”である春は、そのデコーダ７の出力によってブ
ロック０が選択的に入力ピン２、及び出力ピン３ＷＡに
テスト対象として回路接続され、又、ＭＳＢが“偽”、
ＬＳＢが“真”である際は、上記同様にしてブロック１
が選択的に入力ピン２、及び出力ピン３ｉ！ｌに回路接
続され、ＭＳＢが真”、ＬＳＢが“偽”である際は、上
記同様にしてブロック２が選択的に入力ピン２、及び出
力ピン３間に回路接続され、ＭＳＢ、ＬＳＢの２ビツト
共“真”である際は、上記同様にしてブロック３が選択
的に入力ピン２、及び出力ピン３間に回路接続される。
このようにして、テスト対象ブロックが入力ピン２、及
び出力ピン３間に回路接続された後、同ブロックをテス
トするための入力信号が入力ピン２に与えられ、その結
果が出力ピン３より出力される。そして上記１ブロツク
のテストが終了したならば、テストピン５上のテスト信
号を“偽″とし、次に再び゛真″のテスト信号を供給す
ることにより、続けて次ブロックのテストが可能となる
。即ち、テスト終了に伴って入力ピン２上のテスト信号
を“偽”とすることにより、この信号の立下りタイミン
グでカウンタ６がカウントアツプされ、再度“真”値と
なることにより、ゲート８が開いて上記カウンタ６のカ
ウント値に従うブロックが選択され、そのブロックのテ
ストが実施可能となる。これを繰返し実行することによ
り、テストピン５に供給される信号を断続するのみで、
順次連続的にテスト対象ブロックを切換えることができ
る。
び出力ピン３間に回路接続された後、同ブロックをテス
トするための入力信号が入力ピン２に与えられ、その結
果が出力ピン３より出力される。そして上記１ブロツク
のテストが終了したならば、テストピン５上のテスト信
号を“偽″とし、次に再び゛真″のテスト信号を供給す
ることにより、続けて次ブロックのテストが可能となる
。即ち、テスト終了に伴って入力ピン２上のテスト信号
を“偽”とすることにより、この信号の立下りタイミン
グでカウンタ６がカウントアツプされ、再度“真”値と
なることにより、ゲート８が開いて上記カウンタ６のカ
ウント値に従うブロックが選択され、そのブロックのテ
ストが実施可能となる。これを繰返し実行することによ
り、テストピン５に供給される信号を断続するのみで、
順次連続的にテスト対象ブロックを切換えることができ
る。
一方、テストピン５上の信号が“偽”状態のままである
際は、ゲート８が閉じられ、代って入力出力信号選択線
１２上の信号が“真”値となって、全てのブロックが共
通に入力ピン２及び出力ピン３の回路接続対象となり、
通常の動作モード（ノーマルモード）となる。
際は、ゲート８が閉じられ、代って入力出力信号選択線
１２上の信号が“真”値となって、全てのブロックが共
通に入力ピン２及び出力ピン３の回路接続対象となり、
通常の動作モード（ノーマルモード）となる。
このように、テストピン１本だけで、入力ピン、出力ピ
ンを多重化させて、ＬＳＩ内を分割されたブロック毎に
テストでき、通常動作のための有効信号ピン数を減少さ
せることなしに、ブロック単位のテストを能率良く迅速
に行なうことができる。
ンを多重化させて、ＬＳＩ内を分割されたブロック毎に
テストでき、通常動作のための有効信号ピン数を減少さ
せることなしに、ブロック単位のテストを能率良く迅速
に行なうことができる。
［発明の効果］
以上詳記したように本発明のＬＳＩテスト方式によれば
、ＬＳＩ内部の論理要素を所定本数の入力ピン及び出力
ピンを共通として複数のブロックに分け、各ブロック毎
にテストを実施可能とするＬＳＩに於いて、１本のテス
トピンと、内部のブロック指定用カウンタと、このカウ
ンタの出力を選択的に有効にするためのノーマルモード
／デス 。
、ＬＳＩ内部の論理要素を所定本数の入力ピン及び出力
ピンを共通として複数のブロックに分け、各ブロック毎
にテストを実施可能とするＬＳＩに於いて、１本のテス
トピンと、内部のブロック指定用カウンタと、このカウ
ンタの出力を選択的に有効にするためのノーマルモード
／デス 。
トモードの切換用ゲートと、任意の一つのブロックを上
記入出力ピン間に選択的に回路接続する選択回路とを有
し、上記只１本のテストピンにより、上記カウンタをカ
ウント制御してテスト対象ブロックを選択し切換えると
ともに、上記ゲートを制御して上記カウンタの出力を選
択的に有効化する構成としたことにより、テストピンの
増加を招くことなく、只１本のテストピンを有効に用い
て、しＳｌ内部のブロック単位のテスト動作を能率良〈
実施できる。
記入出力ピン間に選択的に回路接続する選択回路とを有
し、上記只１本のテストピンにより、上記カウンタをカ
ウント制御してテスト対象ブロックを選択し切換えると
ともに、上記ゲートを制御して上記カウンタの出力を選
択的に有効化する構成としたことにより、テストピンの
増加を招くことなく、只１本のテストピンを有効に用い
て、しＳｌ内部のブロック単位のテスト動作を能率良〈
実施できる。
第１図は本発明の一実１ｆＩＷ４を示すブロック図、第
２図は従来のＬＳＩ内部テスト機構を示すブロック図で
ある。 １・・・ＬＳＩ、２・・・入力ピン、３・・・出力ピン
、４・・・クリアピン、５・・・テストピン、６・・・
カウンタ、７・・・デコーダ、８・・・ゲー°ト、９・
・・ブロック選択線、１０・・・入力線選択回路、１１
・・・出力線選択回路、１２・・・入力出力信号選択線
、１３・・・ブロック。
２図は従来のＬＳＩ内部テスト機構を示すブロック図で
ある。 １・・・ＬＳＩ、２・・・入力ピン、３・・・出力ピン
、４・・・クリアピン、５・・・テストピン、６・・・
カウンタ、７・・・デコーダ、８・・・ゲー°ト、９・
・・ブロック選択線、１０・・・入力線選択回路、１１
・・・出力線選択回路、１２・・・入力出力信号選択線
、１３・・・ブロック。
Claims (1)
- ＬＳＩ内部の論理要素を所定本数の入力ピン及び出力
ピンを共通として複数のブロックに分け、各ブロック毎
にテストを実施可能とするＬＳＩに於いて、１本のテス
トピンと、上記ブロック内の所定回路に供給されるクリ
ア信号を受けて初期化され、上記テストピンより入力さ
れた論理信号を受けてカウント制御されるブロック指定
用のカウンタと、このカウンタの出力を上記テストピン
上の信号が特定状態にあるときのみ有効化するゲートと
、このゲートにより有効化された上記カウンタの出力値
に従い上記複数のブロックの一つを選択し、同ブロック
の入力ピン及び出力ピンを介しての信号の入出力を可能
にする選択回路とを具備し、１本のテストピンにて、テ
ストモードへの切換とテスト対象ブロックの選択を行な
うことを特徴としたＬＳＩテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065269A JPH0769400B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065269A JPH0769400B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61223670A true JPS61223670A (ja) | 1986-10-04 |
| JPH0769400B2 JPH0769400B2 (ja) | 1995-07-31 |
Family
ID=13282035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065269A Expired - Lifetime JPH0769400B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769400B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258035A (ja) * | 1987-04-15 | 1988-10-25 | Sony Corp | 集積回路 |
| JP2002110913A (ja) * | 2000-09-26 | 2002-04-12 | Dainippon Printing Co Ltd | 半導体回路のテスト用設計回路パタン |
-
1985
- 1985-03-29 JP JP60065269A patent/JPH0769400B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258035A (ja) * | 1987-04-15 | 1988-10-25 | Sony Corp | 集積回路 |
| JP2002110913A (ja) * | 2000-09-26 | 2002-04-12 | Dainippon Printing Co Ltd | 半導体回路のテスト用設計回路パタン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769400B2 (ja) | 1995-07-31 |
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