JPS6232574A - 画像デ−タメモリのアドレス制御方式 - Google Patents
画像デ−タメモリのアドレス制御方式Info
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- JPS6232574A JPS6232574A JP17259485A JP17259485A JPS6232574A JP S6232574 A JPS6232574 A JP S6232574A JP 17259485 A JP17259485 A JP 17259485A JP 17259485 A JP17259485 A JP 17259485A JP S6232574 A JPS6232574 A JP S6232574A
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- 230000015654 memory Effects 0.000 title claims abstract description 82
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は画像データメモリの読出し／書込みに関し、特
にその一部の特定アドレスエリアに対するアドレス制御
に関する。
にその一部の特定アドレスエリアに対するアドレス制御
に関する。
（従来の技術）
従来、この種の画像データメモリにおいては第６図に示
すようにスキャナから送られてぐる画像データを画像デ
ータメモリにアドレスＯより書込み、画像処理／認識部
はアドレスＯより画像データメモリの内容を読出してい
た。第６図において、６１はスキャナ、６２は画像デー
タメモリ、６３は画像処理／認識部、６４は画像データ
信号線、６５はアドレス信号線、６６はメモリ続出しデ
ータ信号線である。
すようにスキャナから送られてぐる画像データを画像デ
ータメモリにアドレスＯより書込み、画像処理／認識部
はアドレスＯより画像データメモリの内容を読出してい
た。第６図において、６１はスキャナ、６２は画像デー
タメモリ、６３は画像処理／認識部、６４は画像データ
信号線、６５はアドレス信号線、６６はメモリ続出しデ
ータ信号線である。
第６図においては、画像データメモリ６２に対するアク
セススタートアドレスを設定できても、画像データの読
出し／書込みアドレスは連続的にしか変化させることが
できなかった。
セススタートアドレスを設定できても、画像データの読
出し／書込みアドレスは連続的にしか変化させることが
できなかった。
第６図においてスキャナ６１から信号線６４により画像
データを転送し、同時に画像処理／認識部６３を動作さ
せたとき、アドレス０より連続的に画像データメモリ６
２がアクセスされるため、前回のスキャンで格納されて
いた画像データが消去される。画像データメモリ６２に
対するアクセススタートアドレスが読出し／書込みに設
定できても動作は同じである。オンラインの再スキャン
同時動作の模様は、第７図のように示される。この場合
、前着こ画像データメモリ６２に格納された画像データ
を再度、メモリスキャンしながら処理に必要な別の画像
データをスキャナ６１から取込む同時処理を実行できな
い。
データを転送し、同時に画像処理／認識部６３を動作さ
せたとき、アドレス０より連続的に画像データメモリ６
２がアクセスされるため、前回のスキャンで格納されて
いた画像データが消去される。画像データメモリ６２に
対するアクセススタートアドレスが読出し／書込みに設
定できても動作は同じである。オンラインの再スキャン
同時動作の模様は、第７図のように示される。この場合
、前着こ画像データメモリ６２に格納された画像データ
を再度、メモリスキャンしながら処理に必要な別の画像
データをスキャナ６１から取込む同時処理を実行できな
い。
画像処理／認識部６３だけを動作させ、画像データメモ
リ６２に格納されている画像パターンの内部で一部だけ
を処理するとき、アドレスが連続的にしか変化できない
ために必要以上に処理時間が長くかかったり、必要なエ
リア以外のハードウェア出力など、不要な処理結果が発
生して複雑になっていた。部分スキャンの模様は、第８
図のように示される。
リ６２に格納されている画像パターンの内部で一部だけ
を処理するとき、アドレスが連続的にしか変化できない
ために必要以上に処理時間が長くかかったり、必要なエ
リア以外のハードウェア出力など、不要な処理結果が発
生して複雑になっていた。部分スキャンの模様は、第８
図のように示される。
（発明が解決しようとする問題点）
上述した従来の画像データメモリのアドレス制御方式は
、スキャナから画像データを転送すると同時に画像処理
／認識部を動作させたとき、アドレス０より連続的に画
像データメモリがアクセスされるため処理時間が長く、
そのうえ画像データが消去されるという欠点がある。ま
た、画像データメモリに対するアクセススタートアドレ
スが読出し／Ｉ込み別に設定できても、画像データメモ
リから画像データをスキャンアウトしながら別の画像デ
ータを画像データメモリへスキャンインできず、上記の
ように画像データが消去されると云う欠点がある。
、スキャナから画像データを転送すると同時に画像処理
／認識部を動作させたとき、アドレス０より連続的に画
像データメモリがアクセスされるため処理時間が長く、
そのうえ画像データが消去されるという欠点がある。ま
た、画像データメモリに対するアクセススタートアドレ
スが読出し／Ｉ込み別に設定できても、画像データメモ
リから画像データをスキャンアウトしながら別の画像デ
ータを画像データメモリへスキャンインできず、上記の
ように画像データが消去されると云う欠点がある。
本発明の目的は、スキャナ、画像データメモリ、ならび
に画像処理／認識部より成るハードウェアにメモリアド
レス制御部を追加し、それぞれ画像データの読出し／書
込み専用にアドレスを発生するとともに、次の行の最初
の画像データを格納するため次行スタートアドレスを決
定し、さらに行ごとの縦方向のスキャン幅を制御するこ
とにより上記欠点を除去し、読出し／書込みのアクセス
を独立して行うことができるように構成した画像データ
メモリのアドレス制御方式を提供することにある。
に画像処理／認識部より成るハードウェアにメモリアド
レス制御部を追加し、それぞれ画像データの読出し／書
込み専用にアドレスを発生するとともに、次の行の最初
の画像データを格納するため次行スタートアドレスを決
定し、さらに行ごとの縦方向のスキャン幅を制御するこ
とにより上記欠点を除去し、読出し／書込みのアクセス
を独立して行うことができるように構成した画像データ
メモリのアドレス制御方式を提供することにある。
（問題点を解決するための手段）
本発明による画像データメモリのアドレス制御方式は画
像データを入力するためのスキャナと、画像データを格
納するするための画像データメモリと、画像データを画
像データメモリから読出して処理するための画像処理／
認識部と、スキャナおよび画像処理／認識部との間で画
像データメモリのアクセスを制御するためのメモリアド
レス制御部とを具備したものであり、メモリアドレス制
御部はそれぞれ画像データの読出し／１１込み専用の２
系統のアドレス発生手段を有している。
像データを入力するためのスキャナと、画像データを格
納するするための画像データメモリと、画像データを画
像データメモリから読出して処理するための画像処理／
認識部と、スキャナおよび画像処理／認識部との間で画
像データメモリのアクセスを制御するためのメモリアド
レス制御部とを具備したものであり、メモリアドレス制
御部はそれぞれ画像データの読出し／１１込み専用の２
系統のアドレス発生手段を有している。
各アドレス発生手段は画像データメモリのアドレスを発
生するための画像データメモリアドレスカウンタと、次
の行の最初の画像データアドレスを格納するための次行
スタートアドレスレジスタと、行ごとの縦方向のスキャ
ン幅を制御するためのスキャンエリア縦方向ボリウムカ
ウンタと、次の行のスタートアドレスを算出するための
加算器とを具備して構成したものである。
生するための画像データメモリアドレスカウンタと、次
の行の最初の画像データアドレスを格納するための次行
スタートアドレスレジスタと、行ごとの縦方向のスキャ
ン幅を制御するためのスキャンエリア縦方向ボリウムカ
ウンタと、次の行のスタートアドレスを算出するための
加算器とを具備して構成したものである。
（実施例）
次に、本発明について図面を参照して説明するＯ
第１図は、本発明による画像データメモリのアドレス制
御方式を実現する一実施例を示すブロック図である。第
１図において、１１はスキャナ、１２はメモリアドレス
制御部、１３は画像データメモリ、１４は画像処理／認
織部、１５は画像データ信号線、１６はアドレス制御信
号線、１７は制御されたメモリアドレスの信号線、１８
はメモリ読出し／書込みデータ信号線、１９はメモリ読
出しデータ信号線である。第１図において、画像データ
メモリ１３はスキャナ１１や画像処理／認識部１４から
直接アクセスされず、メモリアドレス制御部１２を介し
てアクセスされる。
御方式を実現する一実施例を示すブロック図である。第
１図において、１１はスキャナ、１２はメモリアドレス
制御部、１３は画像データメモリ、１４は画像処理／認
織部、１５は画像データ信号線、１６はアドレス制御信
号線、１７は制御されたメモリアドレスの信号線、１８
はメモリ読出し／書込みデータ信号線、１９はメモリ読
出しデータ信号線である。第１図において、画像データ
メモリ１３はスキャナ１１や画像処理／認識部１４から
直接アクセスされず、メモリアドレス制御部１２を介し
てアクセスされる。
第２図は、第１図のメモリアドレス制御部１２の内部ｔ
こ含まれる２系統の制御系のうち、■系統だけを示すブ
ロック図である。第２図において、２１はスキャンエリ
ア縦方向ポリ１ウムカウンタ、２２は画像データメモリ
アドレスカウンタ、２３は次行スタートアドレスレジス
タ、２４は加算器、２５はスキャンエリア縦方向ボリウ
ムパラメータ（パラメータ■）を伝送する信号線、２６
はスキャナ１１の画像データ縦方向ポリウムパラメータ
（パラメータＭ）を伝送する信号線、２７はデータロー
ド信号線、２８は次行スタートアドレス信号線、２９は
現行スタートアドレス信号線、１７は画像データメモリ
のメモリアドレス信号線である。信号線２７上のデータ
ロード信号は、スキャンエリア縦方向ポリウムカウンタ
２１が設定された値（信号線５上のパラメータＩ）をカ
ウントし終えると発生する。信号線２８上の次行スター
トアドレス信号は、現在スキャンしている行の次の行の
データ読出し開始アドレスを与える。信号線２９上の現
行スタートアドレスは、現在スキャンしている行のデー
タ読出し開始アドレスを与える。
こ含まれる２系統の制御系のうち、■系統だけを示すブ
ロック図である。第２図において、２１はスキャンエリ
ア縦方向ポリ１ウムカウンタ、２２は画像データメモリ
アドレスカウンタ、２３は次行スタートアドレスレジス
タ、２４は加算器、２５はスキャンエリア縦方向ボリウ
ムパラメータ（パラメータ■）を伝送する信号線、２６
はスキャナ１１の画像データ縦方向ポリウムパラメータ
（パラメータＭ）を伝送する信号線、２７はデータロー
ド信号線、２８は次行スタートアドレス信号線、２９は
現行スタートアドレス信号線、１７は画像データメモリ
のメモリアドレス信号線である。信号線２７上のデータ
ロード信号は、スキャンエリア縦方向ポリウムカウンタ
２１が設定された値（信号線５上のパラメータＩ）をカ
ウントし終えると発生する。信号線２８上の次行スター
トアドレス信号は、現在スキャンしている行の次の行の
データ読出し開始アドレスを与える。信号線２９上の現
行スタートアドレスは、現在スキャンしている行のデー
タ読出し開始アドレスを与える。
第３図および第４図は、それぞれ画像データメモリ１３
に設定されるパラメータ例を示す説明であり、第３図は
オンライン処理におけるもの、第４図はメモリスキャン
におけるものである。
に設定されるパラメータ例を示す説明であり、第３図は
オンライン処理におけるもの、第４図はメモリスキャン
におけるものである。
第２図において、スキャンエリア縦方向ポリウムカウン
タ２１はパラメータ■により与えられたポリウムをカウ
ントし終えると、信号線が上にデータロード信号を発生
する。データロード信号はスキャンエリア縦方向ポリウ
ムカウンタ２１、画像データメモリアドレスカウンタ２
２、ならびに次行スタードアＦレスレジスタ２３に対し
てデータをロードさせる制御信号である。
タ２１はパラメータ■により与えられたポリウムをカウ
ントし終えると、信号線が上にデータロード信号を発生
する。データロード信号はスキャンエリア縦方向ポリウ
ムカウンタ２１、画像データメモリアドレスカウンタ２
２、ならびに次行スタードアＦレスレジスタ２３に対し
てデータをロードさせる制御信号である。
画像データメモリアドレスカウンタ２２は画像データメ
モリ１３のアドレスを発生するカウンタである。次行ス
タートアドレスレジスタ２３はデータレジスタであり、
信号線２７上のデータロード信号によって加算器２４の
出力をラッチする。ラッチされたデータはそのまま加算
器２４に帰還され、さらに画像データメモリアドレスカ
ウンタ２２のロードデータとなる。加算器２４は、現在
アクセスしている行のメモリアクセススタートアドレス
、すなわち次行スタートアドレスレジスタ２３の出力と
パラメータ■との和をとり、次の行の最初のデータが格
納されているアドレスを次行スタートアドレスレジスタ
２３に入力する。
モリ１３のアドレスを発生するカウンタである。次行ス
タートアドレスレジスタ２３はデータレジスタであり、
信号線２７上のデータロード信号によって加算器２４の
出力をラッチする。ラッチされたデータはそのまま加算
器２４に帰還され、さらに画像データメモリアドレスカ
ウンタ２２のロードデータとなる。加算器２４は、現在
アクセスしている行のメモリアクセススタートアドレス
、すなわち次行スタートアドレスレジスタ２３の出力と
パラメータ■との和をとり、次の行の最初のデータが格
納されているアドレスを次行スタートアドレスレジスタ
２３に入力する。
第５図は、上記動作の一例を示す説明図である。第５図
において、画像データメモリ１３に対してアドレス￥０
０５５から７ワードの幅でアクセスしたいとき、パラメ
ータ■に￥０００７を設定し、パラメータ■に￥００１
０を設定して画像データメモリアドレスカウンタ２２に
アクセススタートアドレスｉｏ Ｏ５５をセットする。
において、画像データメモリ１３に対してアドレス￥０
０５５から７ワードの幅でアクセスしたいとき、パラメ
ータ■に￥０００７を設定し、パラメータ■に￥００１
０を設定して画像データメモリアドレスカウンタ２２に
アクセススタートアドレスｉｏ Ｏ５５をセットする。
このとき、信号線２９上の現行スタートアドレスは￥０
０５５を示し、信号線２８上の次行スタートアドレスは
￥００５５＋￥００１０−￥００６５を示している。次
に、次行スタートアドレスレジスタ２３に信号線２８上
の次行スタートアドレスをラッチさせると、信号線２９
上の現行スタートアドレスは￥００６５を示し、信号線
２８上の次行スタートアドレスは￥００７５を示す。こ
こで、第５図から理解できるように、画像データメモリ
アドレスカウンタ２２の出力はアクセススタートアドレ
ス、次行スタートアドレスレジスタ２３の出力は次行の
スタートアドレス、加算器２４の出力はさらに次の行の
アクセススタートアドレスを示している。
０５５を示し、信号線２８上の次行スタートアドレスは
￥００５５＋￥００１０−￥００６５を示している。次
に、次行スタートアドレスレジスタ２３に信号線２８上
の次行スタートアドレスをラッチさせると、信号線２９
上の現行スタートアドレスは￥００６５を示し、信号線
２８上の次行スタートアドレスは￥００７５を示す。こ
こで、第５図から理解できるように、画像データメモリ
アドレスカウンタ２２の出力はアクセススタートアドレ
ス、次行スタートアドレスレジスタ２３の出力は次行の
スタートアドレス、加算器２４の出力はさらに次の行の
アクセススタートアドレスを示している。
メモリのアクセスが開始され、スキャンエリア縦方向ポ
リウムカウンタ２１からデータロード信号が発生すると
、画像データメモリアドレスカウンタ２２は￥００６５
をロードし、次行スタートアドレスレジスタ２３はＶ：
００７５をロードし、次行スタートアドレスおよび現行
スタートアドレスはそれぞれ￥００７５ 、￥００Ｂ５
を示す。
リウムカウンタ２１からデータロード信号が発生すると
、画像データメモリアドレスカウンタ２２は￥００６５
をロードし、次行スタートアドレスレジスタ２３はＶ：
００７５をロードし、次行スタートアドレスおよび現行
スタートアドレスはそれぞれ￥００７５ 、￥００Ｂ５
を示す。
（発明の効果）
以上説明したように本発明は、スキャナ、画偉データメ
、そり、ならびに画像処理／認識部より成るハードウェ
アにメモリアドレス制御部を追加し、それぞれ画像デー
タの書込み／読出し専用にアドレスを発生するとともに
、次の行の最初の画像データを格納するため次行スター
トアドレスを決定し、さらに行ごとに縦方向のスキャン
幅を制御することにより、２系統のメモリアクセスを個
々に行うことができ、スキャナから新しい画像データを
取入れながら、前回、画像データメモリに格納されてい
る画像データの部分処理や、部分スキャンを行う際にも
、必要なメモリエリアを含む最小エリアを指定するだけ
で短時間で処理を実行することができ、複雑な処理も簡
単化されると云う効果がある。
、そり、ならびに画像処理／認識部より成るハードウェ
アにメモリアドレス制御部を追加し、それぞれ画像デー
タの書込み／読出し専用にアドレスを発生するとともに
、次の行の最初の画像データを格納するため次行スター
トアドレスを決定し、さらに行ごとに縦方向のスキャン
幅を制御することにより、２系統のメモリアクセスを個
々に行うことができ、スキャナから新しい画像データを
取入れながら、前回、画像データメモリに格納されてい
る画像データの部分処理や、部分スキャンを行う際にも
、必要なメモリエリアを含む最小エリアを指定するだけ
で短時間で処理を実行することができ、複雑な処理も簡
単化されると云う効果がある。
また、本発明ζこよるメモリアドレス制御部を複数個設
定し、それぞれに画像処理／認識部を従属させると、キ
ャリー処理が並列に行われるが、画像データメモリはひ
とつで十分であると云う効果がある。
定し、それぞれに画像処理／認識部を従属させると、キ
ャリー処理が並列に行われるが、画像データメモリはひ
とつで十分であると云う効果がある。
第１図は、本発明による画像データメモリのアドレス制
御方式を実現する一実施例を示すブロック図である。 第２図は、第１図に示すメモリアドレス制御部のアドレ
ス制御系の一方を詳細に示すブロック図である。 第３図は、本発明によるアドレス制御方式のオンライン
処理において格納される画像データメモリの内容実施例
を示す説明図である。 第４図は、本発明によるアドレス制御方式のメモリスキ
ャンにおいて格能される画像データメモリの内容実施例
を示す説明図である。 第５図は、本発明によるアドレス制御方式の一実施例を
示す説明図である。 第６図は、従来技術による画像データメモリのアドレス
制御方式を実現する一例を示すブロック図、 第７図はオンラインの再スキャン同時動作の模様を示す
図、 第８図は部分スキャンの模様を示す図、である。 １１、６１・・・スキャナ １２・・・メモリアドレス制御部 １３、６２・・・画像データメモリ １４、６３・・・画像処理／認識部 ２１・・・スキャンエリア縦方向ポリウムカウンタ ２２・・・画像データメモリアドレスカウンタ２３・・
・次行スタートアドレスレジスタ２４・・・加算器
御方式を実現する一実施例を示すブロック図である。 第２図は、第１図に示すメモリアドレス制御部のアドレ
ス制御系の一方を詳細に示すブロック図である。 第３図は、本発明によるアドレス制御方式のオンライン
処理において格納される画像データメモリの内容実施例
を示す説明図である。 第４図は、本発明によるアドレス制御方式のメモリスキ
ャンにおいて格能される画像データメモリの内容実施例
を示す説明図である。 第５図は、本発明によるアドレス制御方式の一実施例を
示す説明図である。 第６図は、従来技術による画像データメモリのアドレス
制御方式を実現する一例を示すブロック図、 第７図はオンラインの再スキャン同時動作の模様を示す
図、 第８図は部分スキャンの模様を示す図、である。 １１、６１・・・スキャナ １２・・・メモリアドレス制御部 １３、６２・・・画像データメモリ １４、６３・・・画像処理／認識部 ２１・・・スキャンエリア縦方向ポリウムカウンタ ２２・・・画像データメモリアドレスカウンタ２３・・
・次行スタートアドレスレジスタ２４・・・加算器
Claims (1)
- 画像データを入力するためのスキャナと、前記画像デー
タを格納するための画像データメモリと、前記画像デー
タを前記画像データメモリから読出して処理するための
画像処理／認識部と、前記スキャナおよび前記画像処理
／認識部との間で前記画像データメモリのアクセスを制
御するためのメモリアドレス制御部とを具備し、且つ、
前記メモリアドレス制御部はそれぞれ前記画像データの
読出し／書込み専用の２系統のアドレス発生手段を有し
、前記各アドレス発生手段は前記画像データメモリのア
ドレスを発生するための画像データメモリアドレスカウ
ンタと、次の行の最初の画像データアドレスを格納する
ための次行スタートアドレスレジスタと、行ごとの縦方
向のスキャン幅を制御するためのスキャンエリア縦方向
ボリウムカウンタと、前記次の行のスタートアドレスを
算出するための加算器とを具備して構成したものである
ことを特徴とする画像データメモリのアドレス制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17259485A JPS6232574A (ja) | 1985-08-06 | 1985-08-06 | 画像デ−タメモリのアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17259485A JPS6232574A (ja) | 1985-08-06 | 1985-08-06 | 画像デ−タメモリのアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232574A true JPS6232574A (ja) | 1987-02-12 |
Family
ID=15944741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17259485A Pending JPS6232574A (ja) | 1985-08-06 | 1985-08-06 | 画像デ−タメモリのアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232574A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457549U (ja) * | 1987-10-06 | 1989-04-10 | ||
| JPH01254066A (ja) * | 1988-04-04 | 1989-10-11 | Ricoh Co Ltd | 画像形成装置 |
| JPH0378822A (ja) * | 1989-08-23 | 1991-04-04 | Mitsubishi Electric Corp | イメージデータ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585962A (en) * | 1978-12-22 | 1980-06-28 | Fujitsu Ltd | Control unit for memory unit access |
| JPS5851373A (ja) * | 1981-09-22 | 1983-03-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
| JPS59165176A (ja) * | 1983-03-10 | 1984-09-18 | Mitsubishi Electric Corp | 画像処理装置 |
-
1985
- 1985-08-06 JP JP17259485A patent/JPS6232574A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585962A (en) * | 1978-12-22 | 1980-06-28 | Fujitsu Ltd | Control unit for memory unit access |
| JPS5851373A (ja) * | 1981-09-22 | 1983-03-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
| JPS59165176A (ja) * | 1983-03-10 | 1984-09-18 | Mitsubishi Electric Corp | 画像処理装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457549U (ja) * | 1987-10-06 | 1989-04-10 | ||
| JPH01254066A (ja) * | 1988-04-04 | 1989-10-11 | Ricoh Co Ltd | 画像形成装置 |
| JPH0378822A (ja) * | 1989-08-23 | 1991-04-04 | Mitsubishi Electric Corp | イメージデータ処理装置 |
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