JPH0378822A - イメージデータ処理装置 - Google Patents
イメージデータ処理装置Info
- Publication number
- JPH0378822A JPH0378822A JP1214899A JP21489989A JPH0378822A JP H0378822 A JPH0378822 A JP H0378822A JP 1214899 A JP1214899 A JP 1214899A JP 21489989 A JP21489989 A JP 21489989A JP H0378822 A JPH0378822 A JP H0378822A
- Authority
- JP
- Japan
- Prior art keywords
- address
- image data
- frame memory
- latch circuit
- data
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、プリンタ等のイメージデータ処理装置に関
するものである。
するものである。
特に、イメージデータ処理装置のデータ走査方向の変換
に関するものである。
に関するものである。
［従来の技術］
従来例の構成を第３図を参照しながら説明する。
第３図は、例えば特開昭６２−８６６０号公報に示され
た従来のイメージデータ処理装置を示すブロック図であ
る。
た従来のイメージデータ処理装置を示すブロック図であ
る。
第３図において、従来のイメージデータ処理装置は、制
御回路（１）と、この制御回路（１）に接続されたカウ
ンタ回路（２）と、このカウンタ回路（２）に接続され
たセレクタ（３）及び（４）と、制御回路（１）、セレ
クタ（３）及び（４）に接続されたデータ走査方向変換
用のフレームメモリ（５）と、制御回路（１）及びフレ
ームメモリ（５）に接続された入出力バス（６）とから
構成されている。
御回路（１）と、この制御回路（１）に接続されたカウ
ンタ回路（２）と、このカウンタ回路（２）に接続され
たセレクタ（３）及び（４）と、制御回路（１）、セレ
クタ（３）及び（４）に接続されたデータ走査方向変換
用のフレームメモリ（５）と、制御回路（１）及びフレ
ームメモリ（５）に接続された入出力バス（６）とから
構成されている。
つぎに、上述した従来例の動作を説明する。
まず、制御回路（１）は、フレームメモリ（５）を制御
して、外部からイメージデータを読み込み、フレームメ
モリ（５）に格納する。この時、セレクタ（３）は、カ
ウンタ回路（２）の出力データ２０ビツトのうち上位１
０ビツトを選択して、フレームメモリ（５）へ上位アド
レスとして出力する。また、セレクタ（４）は、カウン
タ回路（２）の出力データ２０ビツトのうち下位１０ビ
ツトを選択して、フレームメモリ（５）に下位アドレス
として出力する。
して、外部からイメージデータを読み込み、フレームメ
モリ（５）に格納する。この時、セレクタ（３）は、カ
ウンタ回路（２）の出力データ２０ビツトのうち上位１
０ビツトを選択して、フレームメモリ（５）へ上位アド
レスとして出力する。また、セレクタ（４）は、カウン
タ回路（２）の出力データ２０ビツトのうち下位１０ビ
ツトを選択して、フレームメモリ（５）に下位アドレス
として出力する。
カウンタ回路（２）は、フレームメモリ（５）のアドレ
スを生成するための回路であり、イメージデータをフレ
ームメモリ（５）が１ビツト格納する毎に、またフレー
ムメモリ（５）から１ビット読み出される毎に、制御回
路（１）の指令により１ビツトづつカウントアツプする
計２０ビットのカウンタである。
スを生成するための回路であり、イメージデータをフレ
ームメモリ（５）が１ビツト格納する毎に、またフレー
ムメモリ（５）から１ビット読み出される毎に、制御回
路（１）の指令により１ビツトづつカウントアツプする
計２０ビットのカウンタである。
次に、外部からフレームメモリ（５）へのデータ転送が
終了すると、制御回路（１）は、データ走査方向を変換
するために、フレームメモリ（５）を制御してフレーム
メモリ（５）のデータを外部へ読み出す動作を開始する
。この時、セレクタ（３）は、カウンタ回路（２）の出
力データ２０ビツトのうち、下位１０ビツトを選択し、
フレームメモリ（５）へ上位アドレスとして出力する。
終了すると、制御回路（１）は、データ走査方向を変換
するために、フレームメモリ（５）を制御してフレーム
メモリ（５）のデータを外部へ読み出す動作を開始する
。この時、セレクタ（３）は、カウンタ回路（２）の出
力データ２０ビツトのうち、下位１０ビツトを選択し、
フレームメモリ（５）へ上位アドレスとして出力する。
また、セレクタ（４）は、カウンタ回路（２）の出力デ
ータ２０ビツトのうち、上位１０ビツトを選択し、フレ
ームメモリ（５）へ下位アドレスとして出力する。
ータ２０ビツトのうち、上位１０ビツトを選択し、フレ
ームメモリ（５）へ下位アドレスとして出力する。
［発明が解決しようとする課題］
上述したような従来のイメージデータ処理装置では、デ
ータ走査方向の変換が−様なので、柔軟にデータ走査方
向を変換することができないという問題点があった。
ータ走査方向の変換が−様なので、柔軟にデータ走査方
向を変換することができないという問題点があった。
この発明は、上述した問題点を解決するためになされた
もので、高速でかつ柔軟にアドレス計算をすることがで
きるイメージデータ処理装置を得ることを目的とする。
もので、高速でかつ柔軟にアドレス計算をすることがで
きるイメージデータ処理装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係るイメージデータ処理装置は、以下に述べ
るような手段を備えたものである。
るような手段を備えたものである。
（ｉ）、データサイズを自由に設定できるスパンレジス
タ。
タ。
（ｉｉ）、上記データサイズと前回のアドレスを加算す
る加算器。
る加算器。
（ｉｉｉ＞、この加算器の出力に基づいてフレームメモ
リのアドレスを指示するアドレスラッチ回路。
リのアドレスを指示するアドレスラッチ回路。
（ｉｖ）、このアドレスラッチ回路に先頭アドレスを設
定し、上記スパンレジスタに上記データサイズを設定し
、かつ上記アドレスラッチ回路が指示したアドレスに基
づいて上記フレームメモリからイメージデータを読み出
すようにリード信号を上記フレームメモリに出力する制
御回路。
定し、上記スパンレジスタに上記データサイズを設定し
、かつ上記アドレスラッチ回路が指示したアドレスに基
づいて上記フレームメモリからイメージデータを読み出
すようにリード信号を上記フレームメモリに出力する制
御回路。
［作用］
この発明においては、スパンレジスタによって、データ
サイズが自由に設定できる。
サイズが自由に設定できる。
また、加算器によって、上記データサイズと前回のアド
レスが加算される。
レスが加算される。
さらに、アドレスラッチ回路によって、加算器の出力に
基づいて、フレームメモリのアドレスが指示される。
基づいて、フレームメモリのアドレスが指示される。
そして、制御回路によって、アドレスラッチ回路に先頭
アドレスが設定され、上記スパンレジスタに上記データ
サイズが設定され、かつ上記アドレスラッチ回路が指示
したアドレスに基づいて上記フレームメモリからイメー
ジデータを読み出すようにリード信号が上記フレームメ
モリに出力される。
アドレスが設定され、上記スパンレジスタに上記データ
サイズが設定され、かつ上記アドレスラッチ回路が指示
したアドレスに基づいて上記フレームメモリからイメー
ジデータを読み出すようにリード信号が上記フレームメ
モリに出力される。
し実施例］
この発明の実施例の構成を第１図を参照しながら説明す
る。
る。
第１図は、この発明の一実施例を示すブロック図であり
、フレームメモリ（５）及び入出力バス（６）は上記従
来装置のものと全く同一である。
、フレームメモリ（５）及び入出力バス（６）は上記従
来装置のものと全く同一である。
第１図において、この発明の一実施例は、上述した従来
装置のものと全く同一のものと、入出力バス（６）に接
続されたスパンレジスタ（７）と、このスパンレジスタ
（７）に一方の入力側が接続された加算器（８）と、こ
の加算器（８）に入力側が接続されフレームメモリ（５
）及び加算器（８）の他方の入力側に出力側が接続され
たアドレスラッチ回路（９）と、フレームメモリ（５）
、入出力バス（６）及びアドレスラッチ回路（９）が接
続されている制御回路（１＾）とから構成されている。
装置のものと全く同一のものと、入出力バス（６）に接
続されたスパンレジスタ（７）と、このスパンレジスタ
（７）に一方の入力側が接続された加算器（８）と、こ
の加算器（８）に入力側が接続されフレームメモリ（５
）及び加算器（８）の他方の入力側に出力側が接続され
たアドレスラッチ回路（９）と、フレームメモリ（５）
、入出力バス（６）及びアドレスラッチ回路（９）が接
続されている制御回路（１＾）とから構成されている。
つぎに、上述した実施例の動作を第２図を参照しながら
説明する。
説明する。
第２図は、この発明の一実施例のフレームメモリ（５）
を示す説明図である。
を示す説明図である。
第２図において、フレームメモリ（５）は、説明しやす
いように、例えばデータサイズが“１００”で、Ｘ軸方
向の最上端のアドレスが（“０′。
いように、例えばデータサイズが“１００”で、Ｘ軸方
向の最上端のアドレスが（“０′。
°“１″、“２”１．・・、“”９８” 、 ”９９“
）、Ｙ軸方向の最左端のアドレスが（０″、 ”１０
０″ ２００”、・・・、“８００”、“９００”
）としている。
）、Ｙ軸方向の最左端のアドレスが（０″、 ”１０
０″ ２００”、・・・、“８００”、“９００”
）としている。
第２図で示す矢印方向（Ｙ軸方向）のデータ走査方向に
変換する場合について説明する。
変換する場合について説明する。
まず最初に、制御回路（１＾）は、フレームメモリ（５
）の先頭アドレス（例えば、“０”）を、アドレスラッ
チ回路（９）に設定する。また、データサイズとして“
１００”を、入出力バス（６）を経由してスパンレジス
タ（７）に設定する。
）の先頭アドレス（例えば、“０”）を、アドレスラッ
チ回路（９）に設定する。また、データサイズとして“
１００”を、入出力バス（６）を経由してスパンレジス
タ（７）に設定する。
そうすると、フレームメモリ（５）のアドレス“０゛の
イメージデータが読み出される。
イメージデータが読み出される。
次に、加算器（８）は、前回のアドレス“０”と、デー
タサイズ“１００”とを加算する。
タサイズ“１００”とを加算する。
そうすると、フレームメモリ（５）のアドレス“１００
”のイメージデータが読み出される。
”のイメージデータが読み出される。
つづいて、加算器（８）は、前回のアドレス“１００”
と、データサイズ“１００”とを加算する。
と、データサイズ“１００”とを加算する。
そうすると、フレームメモリ（５）のアドレス“２００
”のイメージデータが２売み出される。
”のイメージデータが２売み出される。
こうして、フレームメモリ（５）のアドレス”Ｏ’
”１００”２００” ・・・、“ｓｏｏ” “９
００”のイメージデータが、次々と読み出される。
”１００”２００” ・・・、“ｓｏｏ” “９
００”のイメージデータが、次々と読み出される。
さらに、制御回路（ＩＡ）は、フレームメモリ（５〉の
次の先頭アドレス゛１゛を、アドレスラッチ回路（９）
に設定する。
次の先頭アドレス゛１゛を、アドレスラッチ回路（９）
に設定する。
そうすると、フレームメモリ（５）のアドレス“１”
°“１０１°゛゛２０１°“、・・・、”８０１”、
”９０１”のイメージデータが、同様に次々と読み出さ
れる。
°“１０１°゛゛２０１°“、・・・、”８０１”、
”９０１”のイメージデータが、同様に次々と読み出さ
れる。
この発明の一実施例は、上述したように先頭アドレス及
びデータサイズ（アドレス間隔）を自由に設定できるア
ドレスラッチ回路（９）及びスパンレジスタ（７）を備
えているので、データ走査方向を自由に変換することが
できるという効果を奏する。例えば、スパンレジスタ（
７）に負のデータサイズを設定すれば、上述した例の逆
方向のデータ走査方向を実現できる。また、アドレスラ
ッチ回路（９）に適当なアドレスを設定すれば、イメー
ジデータの適当な部分からのデータ走査方向を実現でき
る。
びデータサイズ（アドレス間隔）を自由に設定できるア
ドレスラッチ回路（９）及びスパンレジスタ（７）を備
えているので、データ走査方向を自由に変換することが
できるという効果を奏する。例えば、スパンレジスタ（
７）に負のデータサイズを設定すれば、上述した例の逆
方向のデータ走査方向を実現できる。また、アドレスラ
ッチ回路（９）に適当なアドレスを設定すれば、イメー
ジデータの適当な部分からのデータ走査方向を実現でき
る。
なお、上記実施例ではＹ軸方向のデータ走査方向につい
て説明したが、単一方向だけでなくデータサイズ又は先
頭アドレスを適当に組み合わせれば斜め方向ばかりでな
く自由自在な走査方向を実現できる。
て説明したが、単一方向だけでなくデータサイズ又は先
頭アドレスを適当に組み合わせれば斜め方向ばかりでな
く自由自在な走査方向を実現できる。
また、中央処理装置及びソフトウェアの負担を増加させ
ることなく、データ走査方向の異なるイメージデータ入
出力装置や他のイメージデータ処理装置を接続すること
ができる。
ることなく、データ走査方向の異なるイメージデータ入
出力装置や他のイメージデータ処理装置を接続すること
ができる。
［発明の効果］
この発明は、以上説明しなとおり、データサイズを自由
に設定できるスパンレジスタと、上記データサイズと前
回のアドレスを加算する加算器と、この加算器の出力に
基づいてフレームメモリのアドレスを指示するアドレス
ラッチ回路と、このアドレスラッチ回路に先頭アドレス
を設定し、上記スパンレジスタに上記データサイズを設
定し、かつ上記アドレスラッチ回路が指示したアドレス
に基づいて上記フレームメモリからイメージデータを読
み出すようにリード信号を上記フレームメモリに出力す
る制御回路とを備えたので、高速でかつ柔軟にアドレス
計算をすることができるという効果を奏する。
に設定できるスパンレジスタと、上記データサイズと前
回のアドレスを加算する加算器と、この加算器の出力に
基づいてフレームメモリのアドレスを指示するアドレス
ラッチ回路と、このアドレスラッチ回路に先頭アドレス
を設定し、上記スパンレジスタに上記データサイズを設
定し、かつ上記アドレスラッチ回路が指示したアドレス
に基づいて上記フレームメモリからイメージデータを読
み出すようにリード信号を上記フレームメモリに出力す
る制御回路とを備えたので、高速でかつ柔軟にアドレス
計算をすることができるという効果を奏する。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の一実施例のフレームメモリを示す説明図、
第３図は従来のイメージデータ処理装置を示すブロック
図である。 図において、 （１＾） ・・・ 制御回路、 （５） ・・・ フレームメモリ、 （６） （７） （８） （９） なお、 を示す。 ・・・ 入出力バス、 ・・・ スパンレジスタ、 ・・・ 加算器、 ・・ アドレスラッチ回路である。
はこの発明の一実施例のフレームメモリを示す説明図、
第３図は従来のイメージデータ処理装置を示すブロック
図である。 図において、 （１＾） ・・・ 制御回路、 （５） ・・・ フレームメモリ、 （６） （７） （８） （９） なお、 を示す。 ・・・ 入出力バス、 ・・・ スパンレジスタ、 ・・・ 加算器、 ・・ アドレスラッチ回路である。
Claims (1)
- データサイズを自由に設定できるスパンレジスタ、上記
データサイズと前回のアドレスを加算する加算器、この
加算器の出力に基づいてフレームメモリのアドレスを指
示するアドレスラッチ回路、及びこのアドレスラッチ回
路に先頭アドレスを設定し、上記スパンレジスタに上記
データサイズを設定し、かつ上記アドレスラッチ回路が
指示したアドレスに基づいて上記フレームメモリからイ
メージデータを読み出すようにリード信号を上記フレー
ムメモリに出力する制御回路を備えたことを特徴とする
イメージデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214899A JPH0769771B2 (ja) | 1989-08-23 | 1989-08-23 | イメージデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214899A JPH0769771B2 (ja) | 1989-08-23 | 1989-08-23 | イメージデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0378822A true JPH0378822A (ja) | 1991-04-04 |
| JPH0769771B2 JPH0769771B2 (ja) | 1995-07-31 |
Family
ID=16663407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214899A Expired - Lifetime JPH0769771B2 (ja) | 1989-08-23 | 1989-08-23 | イメージデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769771B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220855A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | メモリアクセス制御方式 |
| JPS61105588A (ja) * | 1984-10-29 | 1986-05-23 | 株式会社日立製作所 | 画像表示制御装置 |
| JPS6232574A (ja) * | 1985-08-06 | 1987-02-12 | Nec Corp | 画像デ−タメモリのアドレス制御方式 |
| JPS62160551A (ja) * | 1986-01-10 | 1987-07-16 | Canon Inc | アドレス発生装置 |
| JPS62264322A (ja) * | 1986-05-12 | 1987-11-17 | Casio Comput Co Ltd | 印字装置 |
| JPS63239523A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 画像形成デ−タ制御装置 |
-
1989
- 1989-08-23 JP JP1214899A patent/JPH0769771B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220855A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | メモリアクセス制御方式 |
| JPS61105588A (ja) * | 1984-10-29 | 1986-05-23 | 株式会社日立製作所 | 画像表示制御装置 |
| JPS6232574A (ja) * | 1985-08-06 | 1987-02-12 | Nec Corp | 画像デ−タメモリのアドレス制御方式 |
| JPS62160551A (ja) * | 1986-01-10 | 1987-07-16 | Canon Inc | アドレス発生装置 |
| JPS62264322A (ja) * | 1986-05-12 | 1987-11-17 | Casio Comput Co Ltd | 印字装置 |
| JPS63239523A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 画像形成デ−タ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769771B2 (ja) | 1995-07-31 |
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