JPH0769861B2 - キヤツシユメモリ制御装置に於けるバイパスバツフアの制御方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主記憶装置のアドレスの写しを記憶するアドレ
スアレイと主記憶装置のデータの写しを記憶するデータ
アレイと主記憶装置からのブロックリードデータをデー
タアレイに格納する前に一時的に格納するバイパスバッ
ファとを備えたキャッシュメモリ制御装置の改良に関す
るものであり、更に詳細にはバイパスバッファの制御方
式に関するものである。

〔従来の技術〕

キャッシュメモリ制御装置の一方式として、主記憶装置
のアドレスの写しを記憶するアドレスアレイと主記憶装
置のデータの写しを記憶するデータアレイの他に１ブロ
ック（例えば64バイト）分のデータを記憶できる容量を
有するバイパスバッファを設け、ミスヒット時のブロッ
クリード要求に応じて主記憶装置から返送されてくるブ
ロックリードデータを一時的にバイパスバッファに格納
しておき、以降のブロックリード要求時に於ける空き時
間等を利用してバイパスバッファに格納されているブロ
ックリードデータをデータアレイに転送することによ
り、処理の高速化を可能にした方式が知られている。

ところで、バイパスバッファを備えた従来のキャッシュ
メモリ制御装置は、データの更新を指示するストア要求
のブロックアドレスとバイパスバッファに格納されてい
るデータのブロックアドレスとを比較する比較回路とを
有し、ストア要求時、比較回路で両者の一致が検出され
た場合、バイパスバッファに格納されているデータをデ
ータアレイに全て移送した後、データアレイに於いてス
トア処理を行なうようにしている。尚、データアレイの
更新は演算装置とキャッシュメモリとの間の処理データ
幅単位である例えば８バイト単位でデータの更新が行な
われる。また、データアレイの更新は更新を指示するス
トア要求があった時に直ちに行なわれるのではなく、ア
ドレスアレイの更新情報となるストアアドレスをストア
アドレスバッファに格納しておき、後に更新データが送
られるとそれをストアデータバッファに格納し、この格
納したストアデータとストアアドレスとを用いてデータ
アレイの更新が行なわれる。即ち、バイパスバッファに
格納されているデータの更新を指示するストア要求があ
った場合、バイパスバッファに格納されているデータが
データアレイに転送され、ストアアドレスバッファ，ス
トアデータバッファにストアアドレス，ストアデータが
格納された後、データアレイに於いてデータが更新され
ることになる。

また、従来のキャッシュメモリ制御装置は、ストアアド
レスを一時的に格納するストアアドレスバッファの出力
の内のブロックアドレスと後続のリード要求のブロック
アドレスとを比較する比較回路を有しており、この比較
回路で両者の一致を検出した場合、即ちリード要求の対
象となるアドレスを含むブロックがストア処理中である
場合、リード要求の対象となっているアドレスを含むブ
ロックに対するストア処理が終了するまで、リード処理
を待たせるようにしている。

〔発明が解決しようとする問題点〕

従って、上述した従来のキャッシュメモリ制御装置に於
いては、ストア要求の対象となるアドレスを含むブロッ
クがバイパスバッファに格納されている場合、バイパス
バッファに格納されているデータをデータアレイに移送
するまで、ストア処理を待たせなければならない問題が
あった。また、更に、上述した従来例に於いては、バイ
パスバッファに格納されているデータに対するストア要
求があり、このストア要求によりストア処理を行なって
いる間にストア要求の対象となっているアドレスを含む
ブロックに対するリード要求があった場合、リード要求
の対象となっているアドレスがストア処理中であるか否
かに拘わらず、バイパスバッファからデータアレイにデ
ータが転送され、更にストア処理が終了するまで、リー
ド要求を待たせなければならない問題もあった。

本発明は前述の如き問題点を解決したものであり、その
目的はストア処理の高速化を図ると共に、ストア処理中
のデータを含むブロック内のあるアドレスに対するリー
ド要求があった場合の処理を高速化できるようにするこ
とにある。

〔問題点を解決するための手段〕

本発明は前述の如き問題点を解決するため、 主記憶装置のデータの写しを記憶するデータアレイと、 前記主記憶装置からのブロックリードデータを前記デー
タアレイに格納する前に一時的に格納するバイパスバッ
ファとを具備したキャッシュメモリ制御装置に於いて、 リード要求時或いはストア要求時、該リード要求或いは
ストア要求の対象となるアドレスを含むブロックが前記
バイパスバッファに格納されているか否かを検出する検
出手段と、 該検出手段でストア要求の対象となるアドレスを含むブ
ロックが前記バイパスバッファに格納されていることが
検出された場合は前記バイパスバッファに対してストア
処理を行ない、検出されなかった場合は前記データアレ
イに対してストア処理を行なうストア処理手段と、 前記バイパスバッファの各エントリ対応のエントリを有
し、各エントリに前記各バイパスバッファの各エントリ
に格納されているデータがストア処理であるか否かを示
すバイパスバッファストア待ちフラグが格納されるバイ
パス制御バッファとを設け、 前記検出手段でリード要求が前記バイパスバッファに対
するものであることが検出されることにより、該リード
要求のアドレスに対応する前記バイパス制御バッファの
エントリに格納されているバイパスバッファストア待ち
フラグを参照し、バイパスバッファストア待ちフラグが
オフであれば前記バイパスバッファからデータを読出し
てリード要求の要求元へ返送し、オンであれば前記バイ
パスバッファに対するストア処理が完了するまでリード
要求を待たせるようにしたものである。

〔作 用〕

バイパス制御バッファの各エントリにはバイパスバッフ
ァの対応するエントリのデータがストア処理中であるか
否かを示すバイパスバッファストア待ちフラグが格納さ
れる。また、バイパスバッファに格納されているデータ
に対するリード要求時、該リード要求のアドレスと対応
するバイパス制御バッファのエントリに格納されている
バイパスバッファストア待ちフラグがオンの場合はリー
ド要求は待たされ、オフの場合はバイパスバッファから
データが読出されてリード要求の要求元へ返送される。
従って、ストア処理中のアドレスを含むブロックとリー
ド要求の対象となるアドレスを含むブロックとが同一で
あっても、アドレス自体が異なれば、直ちにリード処理
が実行されることになる。また、ストア要求が対象とな
るアドレスを含むブロックがバイパスバッファに格納さ
れている場合は、ストア処理手段によってバイパスバッ
ファに対してストア処理が直接行なわれる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例のブロック図である。同図にお
いて、リクエストレジスタ10は、アクセス要求の種別，
指示内容，有効性を含むリクエストコード部と、アクセ
ス要求のアドレス部とから構成されるアドレス情報を保
持するレジスタである。アドレス情報のアドレス部は、
更にキーアドレスとセットアドレスとブロック内アドレ
スとに区分され、またキーアドレスとセットアドレスと
でブロックアドレスが構成され、セットアドレスとブロ
ック内アドレスとでデータアレイアドレスが構成され
る。リクエストレジスタ10に保持されたアドレス情報の
うち、リクエストコード部は結線107により制御回路70
に入力され、制御回路70はそのリクエストコードを解読
して各部に必要な制御信号を生成して分配する。また、
アドレス情報の内のアドレス部は、結線103により切替
回路65に入力され、主記憶要求アドレスとなる。更に、
アドレス部のうちのキーアドレスは結線102によりアド
レスアレイ20と検出回路21に入力され、セットアドレス
は結線101によりアドレスアレイ20の参照アドレスとし
て入力され、ブロック内アドレスは結線105によりスト
アアドレスバッフア31と検出回路35とバイパスバッファ
51とバイパスバッファ51の制御情報を保持する制御バッ
ファ50とに入力され、ブロックアドレスは結線106によ
りストアアドレスバッファ31と検出回路34,35とレジス
タ52と検出回路53とに入力され、データアレイアドレス
は結線104,切替回路66,結線661によりデータアレイ40に
入力される。

図示しない主記憶装置のアドレスの写しとそのアドレス
の写しが有効であるか否かを示す有効性表示ビットとを
記憶するアドレスアレイ20は、結線101のセットアドレ
スで読出され、結線202に読出された有効性表示ビット
が有効で且つアドレスアレイ20から結線201に読出され
たアドレスとリクエストレジスタ10のキーアドレスとが
一致したとき、ファウンドブロックと呼び、検出回路21
は結線211上のファンドブロック信号（以下FDB信号と称
す）をオンして制御回路70へ目的のデータがキャッシュ
メモリ制御装置内に存在することを通知する。

リクエストレジスタ10のキーアドレスとセットアドレス
を合わせたブロックアドレスは、結線106により検出回
路53に入力され、ここで、バイパスバッファ51に格納さ
れているデータのブロックアドレスを保持するレジスタ
52の出力との一致と、バイパス制御バッファ50内にエン
トリ単位に保持されているバイパスバッファ51のエント
リ有効ビット（以下BEVビットと称す）がオンであるか
否かが調べられ、BEVビットがオンで且つ上記ブロック
アドレスの一致が検出された場合、結線531上のバイパ
スバッファ一致信号（以下BBM信号と称す）をオンにし
て制御回路70へ通知する。

リクエストレジスタ10でリード要求が受け付けられる
と、制御回路70は上記FDB信号とBBM信号を調べ、基本的
には以下の処理を実行する。

FDB信号がオフの場合、当該リードリクエストに対応す
るデータがキャッシュメモリ制御装置内に存在しないこ
とから、制御回路70は主記憶要求コードとしてブロック
リード要求を送出すると共に、切替回路65からリクエス
トレジスタ10のアドレス部の内容を主記憶要求アドレス
として主記憶装置に送出する。一方、主記憶リードデー
タが返送されるまでの間、リクエストレジスタ10の内容
をそのまま保持すると共に、アドレスアレイ20のエント
リとレジスタ52へ各々リクエストレジスタ11のキーアド
レスとブロックアドレスをそれぞれ結線102,106を介し
て登録し、またバイパスバッファ51に有効なデータが存
在するときは、レジスタ52の出力を切替回路66で選択さ
せると共に主記憶装置のデータの写しを記憶するデータ
アレイ40へ切替回路64,結線641,切替回路61を介してバ
イパスバッファ51のデータを移送する。このデータアレ
イ40へのデータの移送は、１回目の主記憶リードデータ
が返送されるまでの間を利用して実行される。ブロック
リードは、主記憶装置の１ブロックの転送要求であり、
本実施例では64バイトの大きさを持ち、主記憶装置との
データ転送幅は８バイトであるため、合計８回の主記憶
リードデータが返送される。そして、１回目の主記憶リ
ードデータは切替回路63を介してバイパスバッファ51に
登録されると同時に切替回路64,切替回路62を介して要
求元へリプライデータとして返送され、２回目以降のリ
ードデータはバイパスバッファ51にのみ格納される。

次に、FDB信号がオンの場合、リクエストレジスタ10に
受け付けられたリードリクエストに対応するデータがキ
ャッシュメモリ制御装置内に存在することを示してい
る。この場合、制御回路70はBBM信号を参照し、BBM信号
がオフの場合には結線104によるデータアレイアドレス
によってデータアレイ40から読出されたデータが切替回
路62を介して要求元に返送され、BBM信号がオンの場合
は、ブロックロードによって得たデータが未だデータア
レイ40になくバイパスバッファ51に留まっていることか
ら、結線105によるブロック内アドレスによってバイパ
スバッファ51から読出されたデータが切替回路64,62を
介して要求元に返送される。

リード要求処理の概略は以上の通りであるが、更に、ス
トア要求の処理途中にリードリクエストが発生した場合
の処理は上記と異なり多少複雑になる。以下これについ
て説明する。

リクエストレジスタ10にストア要求が受け付けられる
と、結線105,106によりブロックアドレスとブロック内
アドレスがストアアドレスバッファ31に格納され、制御
回路70はリクエストコード部を解読して得たストア形態
情報とストアバッファのエントリの有効を示す有効性ビ
ット（以下SAVビットと称す）を結線301を介してストア
制御バッファ30に登録する。このとき、SAVビットはオ
ンとして登録され、以下に示すストア要求処理が終了し
た時点でオフにされる。

上記ストア要求のアドレスのストアアドレスバッファ31
への登録に遅れて演算実行部で準備されたストアデータ
（８バイト）とバイト単位のストア実行の可／否を示す
ストアマスクとが送られてくると、それらは各々ストア
データバッファ33とストアマスクバッファ32に登録され
る。そして、その後上記ストア制御バッファ30,ストア
アドレスバッフア31,ストアマスクバッファ32,ストアデ
ータバッファ33が同時に読出され、ストア制御バッファ
30の読出しデータは主記憶装置へ主記憶要求コードとし
て送出され、ストアアドレスバッファ31の出力は結線31
3,切替回路65を介して主記憶要求アドレスとして送出さ
れ、ストアマスクバッファ32の出力は主記憶ストアマス
クとして送出され、ストアデータバッファ33の出力は主
記憶ストアデータとして送出される。また、上記ストア
要求時に検出回路21のFDB信号がオンで検出回路53のBBM
信号がオフのとき、即ちストア要求のあったアドレスが
データアレイ40内に存在するブロック内の１つのアドレ
スであった場合、データアレイ40に格納されたデータの
ストアデータによる更新が実行される。また、上記スト
ア要求時に検出回路21のFDB信号がオンで検出回路53のB
BM信号がオンのとき、即ちストア要求のあったアドレス
がバイパスバッファ51内に存在するブロック内の１つの
アドレスであった場合、結線314に出力されているデー
タアレイアドレスに従って、バイパスバッファ51に格納
されたデータのストアデータによる更新が実行される。

一方、検出回路34は、結線311を介してストアアドレス
バッファ31中のブロックアドレスをも入力とし、リード
リクエストがあった場合、リードリクエストされたアド
レスが含まれるブロックと同じブロックがストア要求処
理中であるか否かを検出する回路であり、検出回路35
は、ストアアドレスバッファ31から結線311を介してブ
ロックアドレスを、結線312を介してブロック内アドレ
スをそれぞれ入力とし、リードリクエストがあった場
合、リードリクエストされたアドレスと同じアドレスが
ストア要求処理中であるか否かを検出する回路である。
本実施例では検出回路35によりリードリクエストの対象
アドレスがストアアドレスバッファ31に格納されている
か否かの検出を行なっているので、後述するようにより
適切なストア処理中リードリクエスト処理が可能とな
る。

さて、前述の如くストア要求の処理が即時に終了できな
いことにより、後続するリードリクエストの処理におい
ては、同一アドレスに対して処理中のストア要求が残っ
ているか否かを判定し、その判定結果に応じた制御が必
要となる。本実施例においては、前述した通りデータの
処理幅は８バイト単位、１ブロックは64バイトである。
即ち、ストアデータバッファ33,データアレイ40,バイパ
スバッファ51の各エントリは８バイト長であり、バイパ
スバッファ51は８エントリから構成される。

リクエストレジスタ10内のリクエストコード部には、８
バイト境界に対し８バイト全書込みであることを示す全
書込みフラグが含まれており、ストア要求処理時、前記
SAVビットと同時に本フラグがストア制御バッファ30に
登録される。この全書込みフラグがオンのときは、演算
実行部より送られた８バイトのストアデータが最終的に
全てデータアレイ40に格納され、全書込みフラグがオフ
のときはリクエストコード部で指定された特定のバイト
のみのストアデータがデータアレイ40に部分書込みされ
る。また、後述するリードリクエストに対し、ストアア
ドレスバッファ31の各エントリ単位に、同一ブロックに
対するストア要求が処理中であるか否かが検出回路34で
検出され、同一８バイトに対するストア要求が処理中で
あるか否かが検出回路35により検出される。

検出回路34では各エントリ単位でのアドレス一致とSAV
ビットを判定し、結線341により各エントリ単位に制御
回路70へ結果を送出し、制御回路70では各エントリ単位
の一致の論理和を作成する。この論理和をストアブロッ
クアドレスマッチ信号（以下BAM信号と称す）と呼び、
このBAM信号がオンの場合、リードリクエストされたア
ドレスが含まれるブロックのあるアドレスがストア処理
中であることを示す。同様に、検出回路35から検出さ
れ、結線351で通知される結果の論理和をストアデータ
アレイアドレスマッチ信号（以下CAM信号と称す）と呼
び、このCAM信号がオンの場合、リードリクエストされ
たアドレス自体がストア処理中であることを示す。

一方、ストア要求の処理の際、検出回路53によりバイパ
スバッファ51に格納されているブロックに対するストア
要求であることが信号BBMのオンで通知された場合、制
御回路70は、そのブロック内アドレスに対応するバイパ
ス制御バッファ50のエントリ内に含まれるバイパスバッ
ファストア待ちフラグ（以下BSWフラグと称す）をオン
として登録する。このBSWフラグはリードリクエストの
処理で結線501を介して参照され、BBM信号がオンの時、
BSWフラグがオンならバイパスバッファ51の読出しは待
たされ、BSWフラグがオフなら即座にバイパスバッファ5
1が読出される。上記処理は、前述のBAM信号,CAM信号お
よびFDB信号により更に詳細に制御される。以下、各信
号によりリードリクエストをいかに処理するかを説明す
る。

（１）FDB信号がオフの場合（即ち、リードリクエスト
されたアドレスがキャッシュメモリ制御装置上に存在し
ない場合。この場合、構造上BBM信号およびBSWフラグは
必ずオフである。） BAM信号がオフの場合（即ち、リードリクエストされ
たアドレスがストアアドレスバッファ31中にもない場
合） この場合、前述の手順により制御回路70は主記憶装置へ
ブロックリード要求を送出し、主記憶装置から返送され
たデータのうちリードリクエストに対応するアドレスの
データを切替回路63,64,62を介して要求元へ返送する。

BAM信号がオンの場合（即ち、リードリクエストされ
たアドレスが含まれるブロックのあるアドレスがストア
アドレスバッファ31に格納されている場合） この場合は、CAM信号のオン，オフにより更に次の二通
りに分けられる。

（ｉ）CAM信号がオンでその要因となったエントリのス
トア制御バッファ30内の全書込みフラグがオンの場合、
制御回路70は、ストアデータをストアデータバッファ33
に受け付けた後、主記憶装置へストア要求を送出すると
同時に切替回路62を介して要求元へストアデータバッフ
ァ33に受け付けたストアデータを返送する。このとき、
主記憶装置へのブロックリード要求は行なわれず、デー
タも高速に返送することが可能である。

（ii）CAM信号がオフの場合は、リードリクエストされ
たアドレスが含まれるブロックの別のアドレスがストア
アドレスバッファ31に格納されている場合であるから、
制御回路70はストアデータをストアデータバッファ33に
受け付け、主記憶装置へストア要求を送出し、更に主記
憶装置へブロックリード要求を送出して返送された主記
憶リードデータ中からリードリクエストに対応するアド
レスのデータを切替回路63,64,62を介して要求元へ返送
する。

（２）FDB信号がオンの場合（即ち、リードリクエスト
されたアドレスのブロックがキャッシュメモリ制御装置
上に存在する場合） BAM信号がオフの場合（即ち、アドレスアレイ20に格
納されたブロックのうちリードリクエストの対象となる
ブロックについてストア処理されていない場合。この場
合、BSWフラグがオンのエントリは構造上存在しない） この場合、BBM信号がオンなら、つまりリードリクエス
トされたブロックがバイパスバッファ51中に留まってい
るときは、バイパスバッファ51から読出されたデータが
切替回路64,62を介して要求元に返送される。また、BBM
信号がオフなら、データアレイ40からデータが読出され
て切替回路62を介して要求元に返送される。

BAM信号がオンの場合（即ち、アドレスアレイ20に格
納されたブロックのうちリードリクエストの対象となる
ブロックがストア処理中である場合） （ｉ）BBM信号がオンで且つSBWフラグがオフのとき（即
ち、リードリクエストされたアドレスが含まれるブロッ
クがバイパスバッファ51中にあるが、リードリクエスト
されたアドレスそのものはストア要求処理の対象でない
とき）、バイパスバッファ51からブロック内アドレスに
よって読出されたデータを切替回路64,62を介して要求
元へ返送する。

（ii）BBM信号,BSWフラグ共にオンのとき（即ち、リー
ドリクエストされたアドレスが含まれるブロックがバイ
パスバッファ51中にあり、且つリードリクエストされた
アドレスそのものがストア要求処理の対象となっている
とき）、対応するストアデータがストアデータバッファ
33へ登録されるまでリードリクエスト処理は待たされ
る。そして、対応するストア制御バッファ30内の全書込
みフラグが調べられ、全書込みフラグがオンなら、スト
アデータバッファ33から対応するストアデータを読出し
切替回路63を介してバイパスバッファ51へ書込む際に切
替回路62を介して要求元へ上記ストアデータを返送す
る。また、全書込みフラグがオフなら、ストアデータバ
ッファ33のストアデータを切替回路63を介してバイパス
バッファ51へ部分書込みした後、バイパスバッファ51か
ら読出したデータを要求元へ返送する。

（iii）BBM信号がオフの場合（即ち、リードリクエスト
されたアドレスがバイパスバッファ51中にない場合）、
CAM信号がオフならデータアレイ40よりデータを読出し
即座に要求元へ返送する。また、CAM信号がオンなら、
その要因のエントリの全書込みフラグがオンの場合、ス
トアデータバッファ33にストアデータを受け付けた後、
ストアデータバッファ33の出力を結線331,切替回路61を
介してデータアレイ40へ書込むと同時に切替回路62を介
して要求元へストアデータを返送し、上記全書込みフラ
グがオフならストアデータバッファ33の出力をデータア
レイ40に部分書込みした後、データアレイ40を読出し要
求元へ返送する。

〔発明の効果〕

以上説明したように、本発明は、ストア要求時、該スト
ア要求の対象となるアドレスを含むブロックがバイパス
バッファに格納されている場合はバイパスバッファに対
してストア処理を行なうようにしたものであるから、バ
イパスバッファに格納されているデータをデータアレイ
に移送していた従来例に比較してストア処理を高速化で
きる利点がある。また、更に、本発明は、バイパスバッ
ファの各エントリ対応のエントリを有し、各エントリに
バイパスバッファストア待ちフラグが格納されるバイパ
ス制御バッファを設け、バイパスバッファに格納されて
いるデータに対するリード要求時、バイパスバッファス
トア待ちフラグがオンの場合はリード処理を持たせ、オ
フの場合は直ちにバイパスバッファからデータを読出し
てリード要求の要求元へ返送するようにしたものであ
り、ストア処理中のアドレスを含むブロックとリード要
求の対象となるアドレスを含むブロックとが同一であっ
ても、アドレス自体が異なれば、直ちにリード処理を実
行することができるので、ストア要求に後続するリード
要求の処理を高速化できる利点がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図である。 図に於いて、20……アドレスアレイ、21,34,35,53……
検出回路、31……ストアアドレスバッファ、33……スト
アデータバッファ、40……データアレイ,51……バイパ
スバッファ、70……制御回路である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】主記憶装置のデータの写しを記憶するデー
   タアレイと、 前記主記憶装置からのブロックリードデータを前記デー
   タアレイに格納する前に一時的に格納するバイパスバッ
   ファとを具備したキャッシュメモリ制御装置に於いて、 リード要求時或いはストア要求時、該リード要求或いは
   ストア要求の対象となるアドレスを含むブロックが前記
   バイパスバッファに格納されているか否かを検出する検
   出手段と、 該検出手段でストア要求の対象となるアドレスを含むブ
   ロックが前記バイパスバッファに格納されていることが
   検出された場合は前記バイパスバッファに対してストア
   処理を行ない、検出されなかった場合は前記データアレ
   イに対してストア処理を行なうストア処理手段と、 前記バイパスバッファの各エントリ対応のエントリを有
   し、各エントリに前記各バイパスバッファの各エントリ
   に格納されているデータがストア処理中であるか否かを
   示すバイパスバッファストア待ちフラグが格納されるバ
   イパス制御バッファとを設け、 前記検出手段でリード要求が前記バイパスバッファに対
   するものであることが検出されることにより、該リード
   要求のアドレスに対応する前記バイパス制御バッファの
   エントリに格納されているバイパスバッファストア待ち
   フラグを参照し、バイパスバッファストア待ちフラグが
   オフであれば前記バイパスバッファからデータを読出し
   てリード要求の要求元へ返送し、オンであれば前記バイ
   パスバッファに対するストア処理が完了するまでリード
   要求を待たせることを特徴とするキャッシュメモリ制御
   装置に於けるバイパスバッファの制御方式。