JPH0769862B2 - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JPH0769862B2 JPH0769862B2 JP63030355A JP3035588A JPH0769862B2 JP H0769862 B2 JPH0769862 B2 JP H0769862B2 JP 63030355 A JP63030355 A JP 63030355A JP 3035588 A JP3035588 A JP 3035588A JP H0769862 B2 JPH0769862 B2 JP H0769862B2
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- 238000001514 detection method Methods 0.000 claims description 13
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶装置から読出されたデータをブロック
単位に記憶するキャッシュメモリと、主記憶装置から読
出されたデータを一時に１ブロック以上記憶するバッフ
ァ記憶装置と、主記憶装置へのストアデータを記憶する
ストアデータバッファを有するキャッシュメモリ装置に
関する。
単位に記憶するキャッシュメモリと、主記憶装置から読
出されたデータを一時に１ブロック以上記憶するバッフ
ァ記憶装置と、主記憶装置へのストアデータを記憶する
ストアデータバッファを有するキャッシュメモリ装置に
関する。
従来、この種のキャッシュメリ装置は、バッファ記憶装
置からキャッシュメモリへの書込みを、バッファ記憶装
置に保持されているデータブロックに対する主記憶装置
からのブロックリードに続く次のブロックリードが必要
になった時の、主記憶装置からバッファ記憶装置へデー
タが転送されるまでのアクセスタイム中に限って行って
いた。
置からキャッシュメモリへの書込みを、バッファ記憶装
置に保持されているデータブロックに対する主記憶装置
からのブロックリードに続く次のブロックリードが必要
になった時の、主記憶装置からバッファ記憶装置へデー
タが転送されるまでのアクセスタイム中に限って行って
いた。
上述した従来のキャッシュメモリ装置は、バッファ記憶
装置からキャッシュメモリへの書込みが、新たに必要と
なった主記憶装置からのブロックリード時に、主記憶装
置へリード要求を出してから最初のデータがバッファ記
憶装置へ書込まれるまでのキャッシュメモリの空時間に
行なわれるので、データがバッファ記憶装置に保持され
たままキャッシュメモリに書込まれていない状態が長く
続くことがあり、この間にバッファ記憶装置に保持され
ているブロック対応のデータに対する演算実行部からの
ストア要求があると、そのストア要求以降のキャッシュ
メモリへのアクセスを中断させ、バッファ記憶装置から
キャッシュメモリへの書込みを全て完了させた後、前記
ストア要求をキャッシュメモリに対して実行するまでキ
ャッシュメモリへのアクセスができず、システムとして
の性能低下をきたすという欠点がある。
装置からキャッシュメモリへの書込みが、新たに必要と
なった主記憶装置からのブロックリード時に、主記憶装
置へリード要求を出してから最初のデータがバッファ記
憶装置へ書込まれるまでのキャッシュメモリの空時間に
行なわれるので、データがバッファ記憶装置に保持され
たままキャッシュメモリに書込まれていない状態が長く
続くことがあり、この間にバッファ記憶装置に保持され
ているブロック対応のデータに対する演算実行部からの
ストア要求があると、そのストア要求以降のキャッシュ
メモリへのアクセスを中断させ、バッファ記憶装置から
キャッシュメモリへの書込みを全て完了させた後、前記
ストア要求をキャッシュメモリに対して実行するまでキ
ャッシュメモリへのアクセスができず、システムとして
の性能低下をきたすという欠点がある。
本発明のキャッシュメモリ装置は、 主記憶装置から読み出されたデータをブロック単位に記
憶するデータアレイと、主記憶装置から読み出されたデ
ータを一時に１ブロック以上記憶するバッファ記憶装置
と、主記憶装置へのストアデータを記憶するストアデー
タバッファを有するキャッシュメモリ装置において、 前記データアレイが使用されていないアイドル状態を検
出するアイドル状態検出手段と、 読出し要求を受け付けた際、前記ストアデータバッファ
に該読出し要求と同一エリア内のストアデータがあるこ
とを検出する第１の検出手段と、 書込み要求を受け付けた際、該書込み要求が前記バッフ
ァ記憶装置上のブロックに対するものか否かを検出する
第２の検出手段と、 前記アイドル状態検出手段によってアイドル状態が検出
されると前記バッファ記憶装置から前記データアレイへ
のデータの転送を起動し、前記第１の検出手段によって
前記ストアデータバッファに読出し要求と同一エリア内
のストアデータがあることが検出されるとそのストアデ
ータに係る書込み処理が終了するまで該読出し要求を待
たせ、前記第２の検出手段によって書込み要求が前記バ
ッファ記憶装置上のブロックに対するものであることが
検出されると前記バッファ記憶装置の中でまだキャッシ
ュメモリへの移送が終了していないエントリの移送を起
動してこの移送処理が終了した後に該書込み要求を起動
する制御手段とを有する。
憶するデータアレイと、主記憶装置から読み出されたデ
ータを一時に１ブロック以上記憶するバッファ記憶装置
と、主記憶装置へのストアデータを記憶するストアデー
タバッファを有するキャッシュメモリ装置において、 前記データアレイが使用されていないアイドル状態を検
出するアイドル状態検出手段と、 読出し要求を受け付けた際、前記ストアデータバッファ
に該読出し要求と同一エリア内のストアデータがあるこ
とを検出する第１の検出手段と、 書込み要求を受け付けた際、該書込み要求が前記バッフ
ァ記憶装置上のブロックに対するものか否かを検出する
第２の検出手段と、 前記アイドル状態検出手段によってアイドル状態が検出
されると前記バッファ記憶装置から前記データアレイへ
のデータの転送を起動し、前記第１の検出手段によって
前記ストアデータバッファに読出し要求と同一エリア内
のストアデータがあることが検出されるとそのストアデ
ータに係る書込み処理が終了するまで該読出し要求を待
たせ、前記第２の検出手段によって書込み要求が前記バ
ッファ記憶装置上のブロックに対するものであることが
検出されると前記バッファ記憶装置の中でまだキャッシ
ュメモリへの移送が終了していないエントリの移送を起
動してこの移送処理が終了した後に該書込み要求を起動
する制御手段とを有する。
キャッシュメモリにアクセス不要な命令等でキャッシュ
メモリがアイドル状態になり、キャッシュメモリが使用
されない状態のとき、随時バッファ記憶装置からキャッ
シュメモリへの書込みが行なわれるので、バッファ記憶
装置におけるデータ保持期間の短縮ができ、システムの
性能低下を防止できる。
メモリがアイドル状態になり、キャッシュメモリが使用
されない状態のとき、随時バッファ記憶装置からキャッ
シュメモリへの書込みが行なわれるので、バッファ記憶
装置におけるデータ保持期間の短縮ができ、システムの
性能低下を防止できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のキャッシュメモリ装置の一実施例のブ
ロック図である。
ロック図である。
リクエストレジスタ10はアクセス要求の種別と指示内容
および有効性を含むリクエストコードとアクセス要求の
アドレスを保持するレジスタで、リクエストコードは結
線107により制御回路70へ出力されリクエストコードが
解析されて、第１図に示される各部に必要な制御信号が
生成され分配される。一方、リクエストレジスタ10のア
ドレス出力は必要に応じて各部へ分配される。
および有効性を含むリクエストコードとアクセス要求の
アドレスを保持するレジスタで、リクエストコードは結
線107により制御回路70へ出力されリクエストコードが
解析されて、第１図に示される各部に必要な制御信号が
生成され分配される。一方、リクエストレジスタ10のア
ドレス出力は必要に応じて各部へ分配される。
キャッシュメモリに登録されているブロックと主記憶装
置のブロックとの対応を記憶するキャッシュメモリのア
ドレス部であるアドレスアレイ20のアドレスは、セット
アドレス（結線101）により結線201を経て読出され、検
出回路21でリクエストレジスタ10内のキーアドレス（結
線102）との一致と、アドレスアレイ20内に記憶された
エントリの有効性を表示するＶビット（結線202）が調
べられる。前記キーアドレスが一致し、かつＶビットが
オンの場合、ファウンドブロックと称し結線211のFDB信
号をオンとして、制御回路70へ目的のデータがキャッシ
ュメモリ内に存在することを通知する。検出回路53は、
リクエストレジスタ10に保持された、キーアドレスとセ
ットアドレスからなるブロックアドレス（結線106）
と、バッファ記憶装置51に登録されているデータのブロ
ックアドレスを保持するブロックアドレスレジスタ52の
出力との一致と、バッファ制御バッファ50内に、バッフ
ァ記憶装置51のエントリ単位に保持されたエントリ有効
ビット（以下BEVビットと記す）を調べ、BEVビットがオ
ンで、かつ上記ブロックアドレスの一致が検出された場
合、バッファ記憶装置一致信号（以下BBM信号と記す）
を結線531を経由して制御回路70へ送出する。また、BEV
ビットは同時に結線501により制御回路70に出力され
る。
置のブロックとの対応を記憶するキャッシュメモリのア
ドレス部であるアドレスアレイ20のアドレスは、セット
アドレス（結線101）により結線201を経て読出され、検
出回路21でリクエストレジスタ10内のキーアドレス（結
線102）との一致と、アドレスアレイ20内に記憶された
エントリの有効性を表示するＶビット（結線202）が調
べられる。前記キーアドレスが一致し、かつＶビットが
オンの場合、ファウンドブロックと称し結線211のFDB信
号をオンとして、制御回路70へ目的のデータがキャッシ
ュメモリ内に存在することを通知する。検出回路53は、
リクエストレジスタ10に保持された、キーアドレスとセ
ットアドレスからなるブロックアドレス（結線106）
と、バッファ記憶装置51に登録されているデータのブロ
ックアドレスを保持するブロックアドレスレジスタ52の
出力との一致と、バッファ制御バッファ50内に、バッフ
ァ記憶装置51のエントリ単位に保持されたエントリ有効
ビット（以下BEVビットと記す）を調べ、BEVビットがオ
ンで、かつ上記ブロックアドレスの一致が検出された場
合、バッファ記憶装置一致信号（以下BBM信号と記す）
を結線531を経由して制御回路70へ送出する。また、BEV
ビットは同時に結線501により制御回路70に出力され
る。
制御回路70は、リクエストレジスタ10がリード要求を受
け付けると、FDB信号とBBM信号を調べ、基本的には以下
の処理を実行する。
け付けると、FDB信号とBBM信号を調べ、基本的には以下
の処理を実行する。
（１） FDB信号がオフの場合。この場合は、キャッシ
ュメモリ内には要求されたデータが存在しないというこ
となので、制御回路70はブロックリード要求を主記憶装
置に対して送出する。そして主記憶装置からリードデー
タが返送されるまでの間、リクエストレジスタ10をその
まま保持するとともに、アドレスアレイ20とブロックア
ドレスレジスタ52へそれぞれリクエストレジスタ10内の
キーアドレス（結線102）とブロックアドレス（結線10
6）の登録を行なうとともに、もしバッファ記憶装置51
に前回の要求によるBEVビットがオンで有効なデータが
存在するときは、キャッシュメモリのデータを記憶する
データアレイ40へバッファ記憶装置51のデータを切替回
路64、結線641、切替回路61を経て移送する。また、制
御回路70はデータアレイ40がアイドル状態、即ち、リク
エストレジスタ10にアクセス要求がない場合、およびデ
ータアレイ40のアクセスが不要なリクエストが存在する
状態であるかどうかを監視し、アイドル状態であればバ
ッファ制御バッファ50内のBEVビットがオンのエントリ
を結線511,641を経てデータアレイ40に書込み、書込み
が終るとバッファ制御バッファ50内の該当するBEVビッ
トをオフとする。また、ブロックリードは主記憶装置の
１ブロックの転送要求であり、本実施例でバッファ記憶
装置51は64バイトの大きさを持ち、主記憶装置とのデー
タ転送幅は８バイトであるため８回主記憶リードデータ
が出力される。１回目の主記憶リードデータは切替回路
63を介してバッファ記憶装置51に登録されると同時に切
替回路64,切替回路62を介し要求元へ返送され、２回目
以降のリードデータはバッファ記憶回路51に登録され
る。
ュメモリ内には要求されたデータが存在しないというこ
となので、制御回路70はブロックリード要求を主記憶装
置に対して送出する。そして主記憶装置からリードデー
タが返送されるまでの間、リクエストレジスタ10をその
まま保持するとともに、アドレスアレイ20とブロックア
ドレスレジスタ52へそれぞれリクエストレジスタ10内の
キーアドレス（結線102）とブロックアドレス（結線10
6）の登録を行なうとともに、もしバッファ記憶装置51
に前回の要求によるBEVビットがオンで有効なデータが
存在するときは、キャッシュメモリのデータを記憶する
データアレイ40へバッファ記憶装置51のデータを切替回
路64、結線641、切替回路61を経て移送する。また、制
御回路70はデータアレイ40がアイドル状態、即ち、リク
エストレジスタ10にアクセス要求がない場合、およびデ
ータアレイ40のアクセスが不要なリクエストが存在する
状態であるかどうかを監視し、アイドル状態であればバ
ッファ制御バッファ50内のBEVビットがオンのエントリ
を結線511,641を経てデータアレイ40に書込み、書込み
が終るとバッファ制御バッファ50内の該当するBEVビッ
トをオフとする。また、ブロックリードは主記憶装置の
１ブロックの転送要求であり、本実施例でバッファ記憶
装置51は64バイトの大きさを持ち、主記憶装置とのデー
タ転送幅は８バイトであるため８回主記憶リードデータ
が出力される。１回目の主記憶リードデータは切替回路
63を介してバッファ記憶装置51に登録されると同時に切
替回路64,切替回路62を介し要求元へ返送され、２回目
以降のリードデータはバッファ記憶回路51に登録され
る。
（２） FDB信号がオンの場合。この場合は、BBM信号が
参照され、BBM信号がオフならば切替回路66を介し結線6
61を経てデータアレイアドレス（結線104）によりデー
タアレイ40から読出されたデータが、BBM信号がオンな
らばブロック内データアレイアドレス（結線105）でバ
ッファ記憶装置51から読出されたデータが切替回路62で
切替えられて要求元へ返送される。
参照され、BBM信号がオフならば切替回路66を介し結線6
61を経てデータアレイアドレス（結線104）によりデー
タアレイ40から読出されたデータが、BBM信号がオンな
らばブロック内データアレイアドレス（結線105）でバ
ッファ記憶装置51から読出されたデータが切替回路62で
切替えられて要求元へ返送される。
概略のリード要求処理は上記のとおりであるが、リード
要求の際に、ストア要求による処理途中のデータがスト
アデータバッファ33に残っており、かつ、そのストアの
エリアがリード要求と同一エリアである場合、ブロック
アドレスを比較する検出回路34とブロック内データアレ
イアドレス（８バイトアドレス）を比較する検出回路35
で、ストアアドレスバッファ31のアドレスデータを結線
311でブロックアドレス、結線312でブロック内データア
レイアドレスをそれぞれ入力し、リード要求のブロック
アドレス（結線106）、ブロック内データアレイアドレ
ス（結線105）とが比較されて同一エリア内のストアデ
ータがあることが検出され、結線341,351により制御回
路70に通知されることにより、制御回路70によって処理
途中のストア要求の処理終了までリード要求の処理は待
ち合わされる。ストア要求がリクエストレジスタ10に受
付けられると、ブロックアドレス（結線106）と、ブロ
ック内データアレイアドレス（結線105）がストアアド
レスバッファ31に登録され、制御回路70で解読されたス
トアの形態を指定するストア形態情報と、ストアデータ
バッファ33のエントリの有効を示すＶビット（以下SAV
ビットと記す）がストア制御バッファ30に登録される。
この時SAVビットはオンとして登録され結線301を経由し
て検出回路34,35および制御回路70へ伝達され、本スト
ア要求処理が終了した時点でオフにされる。前記ストア
要求のアドレスの登録に遅れて演算実行部（不図示）で
準備されたストアデータ（８バイト）とバイト単位のス
トア実行の可／否を示すストアマスクが送られて来る
と、それぞれストアデータバッファ33とストアマスクバ
ッファ32に登録された後、ストア制御バッファ30、スト
アアドレスバッファ31、ストアマスクバッファ32、スト
アデータバッファ33が同時に読出され、主記憶装置へ、
主記憶要求コードとしてストア制御バッファ30から読出
された情報が、主記憶要求アドレスとして結線313を
経、切替回路65を通ってストアアドレスバッファ31の出
力が、主記憶ストアマスクとしてストアマスクバッファ
の出力が、主記憶ストアデータとしてストアデータバッ
ファ33の出力が送出され、ストア要求の処理が終了す
る。もし、上記ストア要求時FDB信号がオンの場合は、
主記憶装置への送出に先立ちデータアレイ40へのストア
データの書込みが結線331を経由し、切替回路61を経て
実行され、または直接要求元へ切替回路62を経て返送さ
れる。また、ストア要求処理においては、ストア要求ア
ドレスがバッファ記憶装置51上のブロックに対するもの
か否か調べられ、BBM信号がオンの場合は上記ストア要
求の処理に先行してバッファ記憶装置51からデータアレ
イ40に対してバッファ記憶装置51の中でまだキャッシュ
メモリへの移送が終了していないエントリ（バッファ制
御バッファ50内のBEVビットがオン）の移送が行われ、
その後ストア要求が処理されてデータアレイ40上のデー
タと主記憶装置のデータ間で不一致が生じないように制
御される。
要求の際に、ストア要求による処理途中のデータがスト
アデータバッファ33に残っており、かつ、そのストアの
エリアがリード要求と同一エリアである場合、ブロック
アドレスを比較する検出回路34とブロック内データアレ
イアドレス（８バイトアドレス）を比較する検出回路35
で、ストアアドレスバッファ31のアドレスデータを結線
311でブロックアドレス、結線312でブロック内データア
レイアドレスをそれぞれ入力し、リード要求のブロック
アドレス（結線106）、ブロック内データアレイアドレ
ス（結線105）とが比較されて同一エリア内のストアデ
ータがあることが検出され、結線341,351により制御回
路70に通知されることにより、制御回路70によって処理
途中のストア要求の処理終了までリード要求の処理は待
ち合わされる。ストア要求がリクエストレジスタ10に受
付けられると、ブロックアドレス（結線106）と、ブロ
ック内データアレイアドレス（結線105）がストアアド
レスバッファ31に登録され、制御回路70で解読されたス
トアの形態を指定するストア形態情報と、ストアデータ
バッファ33のエントリの有効を示すＶビット（以下SAV
ビットと記す）がストア制御バッファ30に登録される。
この時SAVビットはオンとして登録され結線301を経由し
て検出回路34,35および制御回路70へ伝達され、本スト
ア要求処理が終了した時点でオフにされる。前記ストア
要求のアドレスの登録に遅れて演算実行部（不図示）で
準備されたストアデータ（８バイト）とバイト単位のス
トア実行の可／否を示すストアマスクが送られて来る
と、それぞれストアデータバッファ33とストアマスクバ
ッファ32に登録された後、ストア制御バッファ30、スト
アアドレスバッファ31、ストアマスクバッファ32、スト
アデータバッファ33が同時に読出され、主記憶装置へ、
主記憶要求コードとしてストア制御バッファ30から読出
された情報が、主記憶要求アドレスとして結線313を
経、切替回路65を通ってストアアドレスバッファ31の出
力が、主記憶ストアマスクとしてストアマスクバッファ
の出力が、主記憶ストアデータとしてストアデータバッ
ファ33の出力が送出され、ストア要求の処理が終了す
る。もし、上記ストア要求時FDB信号がオンの場合は、
主記憶装置への送出に先立ちデータアレイ40へのストア
データの書込みが結線331を経由し、切替回路61を経て
実行され、または直接要求元へ切替回路62を経て返送さ
れる。また、ストア要求処理においては、ストア要求ア
ドレスがバッファ記憶装置51上のブロックに対するもの
か否か調べられ、BBM信号がオンの場合は上記ストア要
求の処理に先行してバッファ記憶装置51からデータアレ
イ40に対してバッファ記憶装置51の中でまだキャッシュ
メモリへの移送が終了していないエントリ（バッファ制
御バッファ50内のBEVビットがオン）の移送が行われ、
その後ストア要求が処理されてデータアレイ40上のデー
タと主記憶装置のデータ間で不一致が生じないように制
御される。
以上説明したように本発明は、バッファ記憶装置からキ
ャッシュメモリへの書込みをキャッシュメモリが使用さ
れないアイドル状態において随時行うことにより、バッ
ファ記憶装置からキャッシュメモリへの書込みによって
発生しうるキャッシュメモリへのアクセス不可期間の短
縮を計り、システムの性能低下を防止できる効果があ
る。
ャッシュメモリへの書込みをキャッシュメモリが使用さ
れないアイドル状態において随時行うことにより、バッ
ファ記憶装置からキャッシュメモリへの書込みによって
発生しうるキャッシュメモリへのアクセス不可期間の短
縮を計り、システムの性能低下を防止できる効果があ
る。
第１図は本発明のキャッシュメモリ装置の一実施例のブ
ロック図である。 10……リクエストレジスタ、 20……アドレスアレイ、 30……ストア制御バッファ、 31……ストアアドレスバッファ、 32……ストアマスクバッファ、 33……ストアデータバッファ、 40……データアレイ、 50……バッファ制御バッファ、 51……バッファ記憶装置、 52……ブロックアドレスレジスタ、 21,34,35,53……検出回路、 61,62,63,64,65,66……切替回路、 70……制御回路。
ロック図である。 10……リクエストレジスタ、 20……アドレスアレイ、 30……ストア制御バッファ、 31……ストアアドレスバッファ、 32……ストアマスクバッファ、 33……ストアデータバッファ、 40……データアレイ、 50……バッファ制御バッファ、 51……バッファ記憶装置、 52……ブロックアドレスレジスタ、 21,34,35,53……検出回路、 61,62,63,64,65,66……切替回路、 70……制御回路。
Claims (1)
- 【請求項１】主記憶装置から読み出されたデータをブロ
ック単位に記憶するデータアレイと、主記憶装置から読
み出されたデータを一時に１ブロック以上記憶するバッ
ファ記憶装置と、主記憶装置へのストアデータを記憶す
るストアデータバッファを有するキャッシュメモリ装置
において、 前記データアレイが使用されていないアイドル状態を検
出するアイドル状態検出手段と、 読出し要求を受け付けた際、前記ストアデータバッファ
に該読出し要求と同一エリア内のストアデータがあるこ
とを検出する第１の検出手段と、 書込み要求を受け付けた際、該書込み要求が前記バッフ
ァ記憶装置上のブロックに対するものか否かを検出する
第２の検出手段と、 前記アイドル状態検出手段によってアイドル状態が検出
されると前記バッファ記憶装置から前記データアレイへ
のデータの転送を起動し、前記第１の検出手段によって
前記ストアデータバッファに読出し要求と同一エリア内
のストアデータがあることが検出されるとそのストアデ
ータに係る書込み処理が終了するまで該読出し要求を待
たせ、前記第２の検出手段によって書込み要求が前記バ
ッファ記憶装置上のブロックに対するものであることが
検出されると前記バッファ記憶装置の中でまだキャッシ
ュメモリへの移送が終了していないエントリの移送を起
動してこの移送処理が終了した後に該書込み要求を起動
する制御手段とを含むことを特徴とするキャッシュメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030355A JPH0769862B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030355A JPH0769862B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205354A JPH01205354A (ja) | 1989-08-17 |
| JPH0769862B2 true JPH0769862B2 (ja) | 1995-07-31 |
Family
ID=12301550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63030355A Expired - Fee Related JPH0769862B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769862B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2261804B1 (en) | 2006-02-27 | 2019-08-07 | Fujitsu Limited | Cache controller and cache control method |
-
1988
- 1988-02-12 JP JP63030355A patent/JPH0769862B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205354A (ja) | 1989-08-17 |
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