JPH0770210B2 - 着脱可能なコネクタ端子を有するメモリ装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はメモリ装置、より具体的には、他の装置のコネ
クタに着脱可能に接続されるコネクタ端子を有するメモ
リ装置に関する。

背景技術 たとえばRAMやROMなどの固体メモリデバイスが、多くの
場合電源とともに、小型の印刷配線板や合成樹脂カード
に実装された、いわゆるICメモリカードと称するデータ
記憶装置が実用化されている。また、このような固体メ
モリをモールドパッケージに封入したメモリ素子もあ
る。たとえば、「ICカード市場へなだれ込むエレクトロ
ニクス・メーカ（下）」日経エレクトロニクス、1985年
12月16日号、第249〜262頁には、SRAMと電池が内蔵され
ているメモリカードの開発動向が記載されている。

このような小型のメモリ装置は、たとえばディジタル電
子スチルカメラに効果的に適用される。画像信号の蓄積
に使用する場合、一般に画像信号はデータ量が多く、し
かも益々高い解像度の画質が要求される傾向にあるた
め、とくに蓄積容量の大きいメモリ装置を必要とする。

小型のメモリ装置は、印刷配線板、合成樹脂カードまた
はモールドパッケージなどの筐体に固体メモリのチップ
を複数個搭載していることが多い。しかし、搭載するチ
ップの数が増加すると、それらのチップを選択的に指定
する制御線、すなわちチップセレクトと称する制御線の
本数が増加する。したがってメモリ装置のコネクタは、
それらのチップセレクト線を接続するための端子が増え
ることになる。一般に、コネクタ端子の増加は信号線接
続の信頼性の低下を招く。したがって、メモリ装置全体
の信頼性を損なうことなく、記憶容量の大きいメモリ装
置の開発が要求されている。

目 的 本発明はこのような要求に鑑み、信頼性を損なうことな
く記憶容量が大きい着脱可能なコネクタ端子を有するメ
モリ装置を提供することを目的とする。

発明の開示 本発明による着脱可能なコネクタ端子を有するメモリ装
置は、複数のメモリ素子のいずれかを指定するアドレス
を受けてこれを展開しメモリチップを選択するための復
号回路を有することにより、コネクタ端子数の増大を回
避している。

本発明によれば、データを記憶する複数のメモリ素子
と、他のコネクタに着脱可能に係合し、複数のメモリ素
子に入出力する接続線が収容されたコネクタ手段と、複
数のメモリ素子およびコネクタ手段を担持する筐体とを
含む着脱可能なコネクタ端子を有するメモリ装置は、筐
体に担持され複数のメモリ素子を選択するための選択手
段を含み、選択手段は、コネクタ手段に接続され複数の
メモリ素子を選択的に指定するための符号化されたデー
タを受ける入力端子と、複数のメモリ素子を選択的に指
定するための複数のメモリ素子の選択線が接続された出
力端子とを有し、符号化されたデータを入力端子に受け
るとこれを展開して選択線のうち符号化されたデータに
対応するものを出力端子から付勢する。

実施例の説明 本発明の実施例の説明に先立って、従来技術によるメモ
リカードの例を第３図を参照して説明する。この従来技
術によるメモリカード10は、RAMとしてｎ個の固体メモ
リチップ12がプラスチックカード（図示せず）に搭載さ
れている。これらのメモリチップ12は、同様にプラスチ
ックカードに搭載されている電池14によって給電され
る。また、８ビットのデータ入出力線D0〜D7、メモリチ
ップ12内のアドレスを指定するｍ＋１本のアドレス線A0
〜Am、それらのメモリチップ12のうちのいずれかを選択
するためのｎ本のチップセレクト線CS1〜CSn,および接
地線GNDがそれぞれ対応するコネクタ端子16に接続され
ている。これらのコネクタ端子16によってメモリカード
10は、他の電子装置と機械的、電気的に接続される。

これからわかるように、従来のメモリカード10では、メ
モリカード10の記憶容量を増すためにメモリチップ12の
搭載数が増加させると、チップセレクト線CS1〜CSnの本
数が増し、したがってそのためのコネクタ端子16も増加
する。

次に、本発明による着脱可能なコネクタ端子を有するメ
モリ装置の実施例を詳細に説明する。

第１図を参照すると、本発明の実施例によるメモリ装置
20は、たとえばRAMまたはROMなどのメモリ素子として機
能する本実施例では10個の固体メモリチップ22が筐体24
に搭載されている。筐体24はたとえば、全体として矩形
の平板な形状を有する印刷配線板または合成樹脂カード
でよい。または、モールドパッケージなどの形態をとっ
てもよい。これらのメモリチップ22は、本実施例では同
様に筐体24に搭載されている電池などの電源26によって
給電される。

メモリチップ22は、本実施例では８ビットのデータ入出
力線D0〜D7と、メモリチップ22内の記憶位置のアドレス
を指定するｍ＋１本のアドレス線A0〜Amとを有し、それ
らは図示のようにそれぞれ対応するコネクタ端子28に接
続されている。また、メモリチップ22を選択するための
各メモリチップ22のチップセレクト線CS1〜CS10は、デ
コーダ30の10本の復号出力32に接続されている。

デコーダ30は、本実施例では４本のチップセレクトアド
レス入力34が対応のコネクタ端子28に接続されている。
デコーダ30は、10個のメモリ素子22のいずれかを指定す
る符号化された４ビットのデータ、すなわちチップセレ
クトアドレスB0〜B3を受けてこれを展開し、そのアドレ
スB0〜B3に対応するいずれかの出力32を付勢するアドレ
ス復号回路、換言すればメモリ素子22の選択回路であ
る。この実施例では、４ビットのチップセレクトアドレ
スB0〜B3を使用してメモリチップ22を16個まで選択でき
るが、本実施例では10個の選択を行なっている。

デコーダ30は、電力消費の比較的少ないCMOSが有利に利
用されるが、たとえば株式会社東芝製CMOS 4028が適用
できる。これらのコネクタ端子28によってメモリ装置20
は、たとえばディジタル電子スチルカメラなどの電子装
置や接続ケーブルなどの他の装置のメーティングコネク
タと機械的および電気的に接続される。なお同図におい
て、接地線、読出し／書込みイネーブル線などの他の制
御線は、本発明の理解に直接関係ないので、図の複雑化
を避けるため図示を省略してある。

デコーダ30の電源線36は本実施例では、着脱検知部38に
応動するスイッチ40を通して電源26に接続されている。
着脱検知部38は、コネクタ端子28の他の装置コネクタへ
の着脱に応動する機構部であり、コネクタ端子28が他の
コネクタと係合すると、着脱検知部38はスイッチ40を閉
成する。これによってデコーダ30は、メモリ装置20が他
の装置にコネクタ端子28を介して接続されたときのみ電
源26から給電され、その装置から離脱されたときはスイ
ッチ40の開放により給電が阻止される。したがって、デ
コーダ30における無駄な電力消費が回避される。

メモリ装置20が他の電子装置にコネクタ端子28によって
接続されると、着脱検知部38がこれに応動してスイッチ
40が閉成し、デコーダ30に電源26から給電される。そこ
で、この電子装置の処理システムは、メモリチップ22の
いずれかにデータの読み書きを行なう場合、チップ22の
ｍビットの記憶位置アドレスA0〜Amとともに４ビットの
チップセレクトアドレスB0〜B3を発生する。これらはコ
ネクタ端子28から入力され、記憶位置アドレスA0〜Amは
各メモリチップ22に、またチップセレクトアドレスB0〜
B3はデコーダ30にそれぞれ与えられる。デコーダ30は、
４ビットのチップセレクトアドレスB0〜B3を展開してそ
れに対応するいずれかのチップセレクト線32を付勢し、
そのチップ22を選択する。これによって処理システム
は、その選択されたメモリチップ22の指定されたアドレ
スの記憶位置に対してデータD0〜D7の読み書きを行なう
ことができる。

これからわかるように本実施例では、複数のメモリチッ
プ22のいずれかを指定するチップセレクトアドレスB0〜
B3を受けてこれを展開しメモリチップ22を選択するため
のデコーダ30をメモリ装置20に設けることにより、コネ
クタ端子28の数がいたずらに増大するのを避けている。
また、着脱検知部38およびスイッチ40により、メモリ装
置20が電子装置に接続されていないときにデコーダ30で
無駄な電力が消費されるのを防止している。

第２図は本発明によるメモリ装置の他の実施例を示す。
この実施例では、着脱検知部38およびスイッチ40がな
く、デコーダ30の電源線36がコネクタ端子28に接続され
ている点が第１図に示す実施例と相違する。デコーダ30
の内部回路は、コネクタ端子28に接続される他の装置か
ら給電される。同図において、第１図に示す構成要素と
同様の要素は同じ参照符号で示されている。これによっ
てメモリ装置20は、他の電子装置に接続されていないと
きデコーダ30での無駄な電力消費が防止される。

効 果 このように本発明による着脱可能なコネクタ端子を有す
るメモリ装置は、複数のメモリチップのいずれかを指定
するアドレスを受けてこれを展開しメモリチップを選択
するための復号回路を有する。これにより、コネクタ端
子数が増大することなく大きな記憶容量のメモリ装置が
実現される。

【図面の簡単な説明】

第１図は本発明による着脱可能なコネクタ端子を有する
メモリ装置の実施例を示すブロック図、 第２図は本発明の他の実施例を示す第１図と同様のブロ
ック図、 第３図は従来技術によるメモリカードの例を示すブロッ
ク図である。 主要部分の符号の説明 20……メモリ装置 22……メモリチップ 24……筺体 28……コネクタ端子 30……デコーダ 38……着脱検知部 40……スイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】データを記憶する複数のメモリ素子と、 他のコネクタに着脱可能に係合し、該複数のメモリ素子
   に入出力する接続線が収容されたコネクタ手段と、 該複数のメモリ素子およびコネクタ手段を担持する筐体
   とを含む着脱可能なコネクタ端子を有するメモリ装置に
   おいて、該装置は、 前記筐体に担持され、前記複数のメモリ素子を選択する
   選択手段と、 前記筐体に担持され、前記選択手段および前記複数のメ
   モリ素子に給電する電源手段であって、複数のメモリ素
   子に常時給電して、該メモリ素子におけるデータを保持
   させる電源手段と、 前記筐体に担持され、前記コネクタ手段が他のコネクタ
   と係合したことを検出する検出手段と、 前記電源手段から前記選択手段への給電線に介在し、前
   記検出手段による係合の検出に応動して前記電源手段か
   ら前記選択手段へ給電するスイッチ手段とを含み、 前記選択手段は、前記コネクタ手段の接続線を通して前
   記複数のメモリ素子を選択的に指定する符号化データを
   受ける入力端子と、前記複数のメモリ素子を選択的に指
   定する選択線が接続された出力端子とを有し、 該選択手段は、前記スイッチ手段を通して給電されてい
   るときに、前記符号化データを前記入力端子に受けると
   これを展開して前記選択線のうち該符号化データに対応
   するものを前記出力端子から付勢することを特徴とする
   着脱可能なコネクタ端子を有するメモリ装置。
2. 【請求項２】特許請求の範囲第１項に記載の装置におい
   て、前記筐体は、全体として矩形の平板な形状を有する
   ことを特徴とするメモリ装置。
3. 【請求項３】データを記憶する複数のメモリ素子と、 他のコネクタに着脱可能に係合し、該複数のメモリ素子
   に入出力する接続線が収容されたコネクタ手段と、 該複数のメモリ素子およびコネクタ手段を担持する筐体
   とを含む着脱可能なコネクタ端子を有するメモリ装置に
   おいて、該装置は、 前記筐体に担持され、前記複数のメモリ素子を選択する
   選択手段と、 前記筐体に担持され、前記複数のメモリ素子に給電する
   第１の電源手段であって、該複数のメモリ素子に常時給
   電して、該メモリ素子におけるデータを保持させる第１
   の電源手段とを含み、 前記選択手段は、前記コネクタ手段の接続線を通して前
   記複数のメモリ素子を選択的に指定する符号化データを
   受ける入力端子と、前記複数のメモリ素子を選択的に指
   定する選択線が接続された出力端子と、前記コネクタ手
   段に接続された第２の電源手段であって、前記コネクタ
   手段が他のコネクタに係合されているときに該コネクタ
   手段を通して該他のコネクタから電力を受け、これを該
   選択手段へ給電する第２の電源手段とを有し、 該選択手段は、該第２の電源手段を通して給電されてい
   るときに、前記符号化データを前記入力端子に受けると
   これを展開して、前記選択線のうち該符号化データに対
   応するものを前記出力端子から付勢することを特徴とす
   る着脱可能なコネクタ端子を有するメモリ装置。
4. 【請求項４】特許請求の範囲第３項に記載の装置におい
   て、前記筐体は、全体として矩形の平板な形状を有する
   ことを特徴とするメモリ装置。