JPH0770535B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0770535B2 JPH0770535B2 JP61147049A JP14704986A JPH0770535B2 JP H0770535 B2 JPH0770535 B2 JP H0770535B2 JP 61147049 A JP61147049 A JP 61147049A JP 14704986 A JP14704986 A JP 14704986A JP H0770535 B2 JPH0770535 B2 JP H0770535B2
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- JP
- Japan
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- film
- sio
- present
- treatment
- oxide film
- Prior art date
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関するものである。本
発明は例えばメモリー装置の製造に適用することがで
き、その場合特に最近のMOSメモリー（DRAM,SRAM等）で
要求されている薄いSiO2膜の特性を著しく改善できる。
発明は例えばメモリー装置の製造に適用することがで
き、その場合特に最近のMOSメモリー（DRAM,SRAM等）で
要求されている薄いSiO2膜の特性を著しく改善できる。
〔発明の概要〕 本発明は、半導体装置の製造方法において、半導体基板
を酸化雰囲気中で処理することにより半導体材料と雰囲
気中の酸化成分とを反応させて半導体基板上に酸化膜を
形成し、その後IR加熱法により加熱処理を施すことによ
り、半導体基板材料と酸化膜との間の未結合種を低減し
て、界面特性を改善することにより、短時間の加熱によ
って膜特性を著しく改良し得るようにしたものである。
を酸化雰囲気中で処理することにより半導体材料と雰囲
気中の酸化成分とを反応させて半導体基板上に酸化膜を
形成し、その後IR加熱法により加熱処理を施すことによ
り、半導体基板材料と酸化膜との間の未結合種を低減し
て、界面特性を改善することにより、短時間の加熱によ
って膜特性を著しく改良し得るようにしたものである。
最近の半導体装置、例えばMOSメモリーは微細化が進
み、スケーリング則に従ってゲート酸化膜等は極めて薄
くなって来ている。
み、スケーリング則に従ってゲート酸化膜等は極めて薄
くなって来ている。
例えば256KDRAMでの容量酸化膜厚は100〜120Åであり、
1MbitDRAMでは80〜100Å程度の薄膜が望まれる。SRAMセ
ルでの酸化膜も同様であり、256KSRAMで200Å、1MbitSR
AMでは150Å以下が要求される。
1MbitDRAMでは80〜100Å程度の薄膜が望まれる。SRAMセ
ルでの酸化膜も同様であり、256KSRAMで200Å、1MbitSR
AMでは150Å以下が要求される。
一方この様な薄いSiO2膜では耐圧の確保が極めて重要で
あり、またSi表面のクリーニング処理と共にSiO2/Si界
面の表面準位の低減も重要である。
あり、またSi表面のクリーニング処理と共にSiO2/Si界
面の表面準位の低減も重要である。
即ち薄いSiO2膜を形成するには通常900℃前後の酸化炉
や酸素、窒素混合ガス（O2＋N2）キャリアーを用いた実
効的酸素分圧を低くした低圧酸化法等によるが、これら
の酸化法では酸化膜の緻密性に問題があり、耐圧低下や
界面準位の増加が懸念される。
や酸素、窒素混合ガス（O2＋N2）キャリアーを用いた実
効的酸素分圧を低くした低圧酸化法等によるが、これら
の酸化法では酸化膜の緻密性に問題があり、耐圧低下や
界面準位の増加が懸念される。
上述したように、従来より薄いSiO2膜形成のために、低
温・低圧酸化法等が検討されているが、この方法により
得られた膜はSiO2/Si界面にSiOx結合や未結合のSi原子
が存在し、これらが界面準位の増加、耐圧劣化の要因と
なり得ると言われている。
温・低圧酸化法等が検討されているが、この方法により
得られた膜はSiO2/Si界面にSiOx結合や未結合のSi原子
が存在し、これらが界面準位の増加、耐圧劣化の要因と
なり得ると言われている。
また、高温処理によって膜特性の改善は図れるが、従来
の熱処理では処理時間が長い為に下地接合形状が変化し
三次元素子や微細MOS構造には適さない。
の熱処理では処理時間が長い為に下地接合形状が変化し
三次元素子や微細MOS構造には適さない。
本発明は前述した問題点を改善すべく高温、短時間の制
御性の極めてすぐれたIRアニール炉を用いてSiO2膜の特
性を改善することを目的とする。
御性の極めてすぐれたIRアニール炉を用いてSiO2膜の特
性を改善することを目的とする。
上記目的は、半導体基板を酸化雰囲気中で処理すること
により半導体材料と雰囲気中の酸化成分とを反応させて
半導体基板上に酸化膜を形成する工程と、その後IR加熱
法により加熱処理を施すことにより、前記半導体基板材
料と酸化膜との間の未結合種を低減して、界面特性を改
善する工程とを有する半導体装置の製造方法によって、
達成される。IR加熱は短時間でよい。本発明でいうIR加
熱とは、ハロゲンランプ光等による加熱の他、直接試料
に照射されるレーザー光による該試料の加熱なども含ま
れる。
により半導体材料と雰囲気中の酸化成分とを反応させて
半導体基板上に酸化膜を形成する工程と、その後IR加熱
法により加熱処理を施すことにより、前記半導体基板材
料と酸化膜との間の未結合種を低減して、界面特性を改
善する工程とを有する半導体装置の製造方法によって、
達成される。IR加熱は短時間でよい。本発明でいうIR加
熱とは、ハロゲンランプ光等による加熱の他、直接試料
に照射されるレーザー光による該試料の加熱なども含ま
れる。
本発明の構成を具体的に略述すると以下の様である。即
ち例えば通常の酸化法により酸化膜成長した半導体ウェ
ハーに対し、高出力のハロゲンランプ光等をウェハーに
均一に照射し、瞬間的に加熱するように構成できる。
ち例えば通常の酸化法により酸化膜成長した半導体ウェ
ハーに対し、高出力のハロゲンランプ光等をウェハーに
均一に照射し、瞬間的に加熱するように構成できる。
本発明において、例えばSiO2膜成長後、高温のIR加熱を
施すことにより、SiO2−Si界面の未結合Si−Ｏボンドを
十分なSiO2結合とすることができ、これにより界面特性
が改善された半導体装置を得ることができる。また、こ
のIR加熱は短時間で行えるので、これにより、例えば三
次元素子や微細MOS等で問題となる下地接合形状の変化
による特性劣化が防止された。
施すことにより、SiO2−Si界面の未結合Si−Ｏボンドを
十分なSiO2結合とすることができ、これにより界面特性
が改善された半導体装置を得ることができる。また、こ
のIR加熱は短時間で行えるので、これにより、例えば三
次元素子や微細MOS等で問題となる下地接合形状の変化
による特性劣化が防止された。
以下に本発明の実施例を詳述する。なお、当然のことな
がら本発明は以下述べる実施例に限定されるものではな
い。
がら本発明は以下述べる実施例に限定されるものではな
い。
実施例１ 本実施例においては、実験サンプルとしてCZ（100）nty
pe2〜3ohm−cmを用い、これに1100℃，O2＋HCl（１％）
の雰囲気中でゲート酸化膜（SiO2）を900Å成長させ
た。次に、SiO2膜のPOA（Post−Oxidation−Anneal）処
理としてN2雰囲気中で1000〜1150℃、１秒〜２分のIRア
ニール（ここではハロゲンランプ加熱）処理を施した。
この後Al蒸着、メタルシンター（400℃、60分）を行
い、MOSキャパシターを作成した。
pe2〜3ohm−cmを用い、これに1100℃，O2＋HCl（１％）
の雰囲気中でゲート酸化膜（SiO2）を900Å成長させ
た。次に、SiO2膜のPOA（Post−Oxidation−Anneal）処
理としてN2雰囲気中で1000〜1150℃、１秒〜２分のIRア
ニール（ここではハロゲンランプ加熱）処理を施した。
この後Al蒸着、メタルシンター（400℃、60分）を行
い、MOSキャパシターを作成した。
第１図に、IRアニール処理温度がそれぞれ1000℃（図
中、線IIIで示す）、1100℃（同線Ｉで示す）、1150℃
（同、線IIで示す）における処理時間と表面電荷Nss(cm
-2exv-1）の関係を示す。
中、線IIIで示す）、1100℃（同線Ｉで示す）、1150℃
（同、線IIで示す）における処理時間と表面電荷Nss(cm
-2exv-1）の関係を示す。
第１図から明らかなように、線Ｉ及び線IIで示した1100
℃及び1150℃のIRアニール処理を施した本発明によるサ
ンプルのNss値は、線IIIで示した1000℃処理サンプルの
Nss値よりも低くより優れた界面特性を有することがわ
かる。また1100℃以上のIRアニール処理を施した本発明
によるサンプルのNss値は、瞬間的に0.6〜１×109cm-2e
v-1となり、処理時間０で示されるPOA処理無しのサンプ
ル（Nss=5.9×109cm-2ev-1）と比較して1/5〜1/10に低
減されていることがわかる。
℃及び1150℃のIRアニール処理を施した本発明によるサ
ンプルのNss値は、線IIIで示した1000℃処理サンプルの
Nss値よりも低くより優れた界面特性を有することがわ
かる。また1100℃以上のIRアニール処理を施した本発明
によるサンプルのNss値は、瞬間的に0.6〜１×109cm-2e
v-1となり、処理時間０で示されるPOA処理無しのサンプ
ル（Nss=5.9×109cm-2ev-1）と比較して1/5〜1/10に低
減されていることがわかる。
第２図は上述したと同様に成長させたSiO2膜のPOA処理
をウェットO2（図中、線VIで示した）及びドライO
2（同、線Ｖで示した）の雰囲気中、1000℃の電気炉で
行った比較例であるが１×109cm-2ev-1のNssを得るには
60分以上を要しており、この条件では三次元素子接合や
微細MOSでのウェル層、チャネルストップ領域等、ゲー
ト酸化膜成長時にすでに形成されている接合は大きく再
分布してしまい、これに比べて第１図における線Ｉ及び
線IIで示した本発明によるサンプルは瞬間的にNss値が
１×10-9cm-2ev-1以下に低下し、短時間のIRアニール処
理による本発明によれば膜特性が著しく改善されること
が明らかである。
をウェットO2（図中、線VIで示した）及びドライO
2（同、線Ｖで示した）の雰囲気中、1000℃の電気炉で
行った比較例であるが１×109cm-2ev-1のNssを得るには
60分以上を要しており、この条件では三次元素子接合や
微細MOSでのウェル層、チャネルストップ領域等、ゲー
ト酸化膜成長時にすでに形成されている接合は大きく再
分布してしまい、これに比べて第１図における線Ｉ及び
線IIで示した本発明によるサンプルは瞬間的にNss値が
１×10-9cm-2ev-1以下に低下し、短時間のIRアニール処
理による本発明によれば膜特性が著しく改善されること
が明らかである。
実施例２ 実施例１と同じCZ（100）ntype2〜3ohm−cmのSi基板を
用い、約150Åの薄いSiO2膜を形成した。その後N2雰囲
気中で1100℃、10秒のIRアニールによるPOA処理を行っ
た場合の耐圧分布を第３図に示した。また比較例とし
て、同様のSiO2膜を900℃スチーム処理したものの耐圧
分布を第４図に示した。第３図及び第４図はともに横軸
に膜破壊のためにかけた電場、縦軸に破壊割合をとって
いる。第３図に示される本発明による試料は、図中
（イ）で示される破壊電界場９〜10MV/cm付近で集中的
に膜破壊が起きており、第４図に示される比較試料の図
中（ロ）で示される8.5〜9.5MV/cmに比べ、高電界場側
に移動していることがわかる。また、本発明によるIRア
ニール処理したものの方が耐圧分布の集中性がみられ、
ウェハの面内均一性が向上していることがわかる。
用い、約150Åの薄いSiO2膜を形成した。その後N2雰囲
気中で1100℃、10秒のIRアニールによるPOA処理を行っ
た場合の耐圧分布を第３図に示した。また比較例とし
て、同様のSiO2膜を900℃スチーム処理したものの耐圧
分布を第４図に示した。第３図及び第４図はともに横軸
に膜破壊のためにかけた電場、縦軸に破壊割合をとって
いる。第３図に示される本発明による試料は、図中
（イ）で示される破壊電界場９〜10MV/cm付近で集中的
に膜破壊が起きており、第４図に示される比較試料の図
中（ロ）で示される8.5〜9.5MV/cmに比べ、高電界場側
に移動していることがわかる。また、本発明によるIRア
ニール処理したものの方が耐圧分布の集中性がみられ、
ウェハの面内均一性が向上していることがわかる。
なお、上記IRアニール処理の雰囲気はN2中の他、O2中、
N2＋O2中及びAr中等で行うことができる。また、IR加熱
は、高出力のハロゲンランプ光の他に９−10μｍ波長CO
2レーザー光照射によってSi−Ｏの固有吸収ピークとマ
ッチングさせSiO2/Si界面を瞬間的に加熱しても良い。
N2＋O2中及びAr中等で行うことができる。また、IR加熱
は、高出力のハロゲンランプ光の他に９−10μｍ波長CO
2レーザー光照射によってSi−Ｏの固有吸収ピークとマ
ッチングさせSiO2/Si界面を瞬間的に加熱しても良い。
上述したように、本発明によれば、高温、短時間の制御
性の極めてすぐれたIRアニール炉を用いてPOA処理する
ことにより、下地接合を変化する事なくSiO2膜の特性の
改善が達せられる。
性の極めてすぐれたIRアニール炉を用いてPOA処理する
ことにより、下地接合を変化する事なくSiO2膜の特性の
改善が達せられる。
第１図は、本発明に係る実施例におけるIRアニール処理
時間とNssとの関係を示す図である。第２図は比較例のP
OA処理時間とNssとの関係を示す図である。第３図は本
発明にかかる実施例におけるIRアニール処理試料の耐圧
分布を示す図であり、第４図は比較例の耐圧分布を示す
図である。 Ｉ……1100℃でIRアニール処理した試料 II……1150℃でIRアニール処理した試料 III……1000℃でIRアニール処理した試料 IV……ウェットO2中でPOA処理した試料 Ｖ……ドライO2中でPAO処理した試料 （イ）……本発明による試料の集中膜破壊部分 （ロ）……比較試料の集中膜破壊部分
時間とNssとの関係を示す図である。第２図は比較例のP
OA処理時間とNssとの関係を示す図である。第３図は本
発明にかかる実施例におけるIRアニール処理試料の耐圧
分布を示す図であり、第４図は比較例の耐圧分布を示す
図である。 Ｉ……1100℃でIRアニール処理した試料 II……1150℃でIRアニール処理した試料 III……1000℃でIRアニール処理した試料 IV……ウェットO2中でPOA処理した試料 Ｖ……ドライO2中でPAO処理した試料 （イ）……本発明による試料の集中膜破壊部分 （ロ）……比較試料の集中膜破壊部分
フロントページの続き (72)発明者 田島 和浩 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭60−12737（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板を酸化雰囲気中で処理すること
により半導体材料と雰囲気中の酸化成分とを反応させて
半導体基板上に酸化膜を形成する工程と、 その後IR加熱法により加熱処理を施すことにより、前記
半導体基板材料と酸化膜との間の未結合種を低減して、
界面特性を改善する工程と を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147049A JPH0770535B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147049A JPH0770535B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634624A JPS634624A (ja) | 1988-01-09 |
| JPH0770535B2 true JPH0770535B2 (ja) | 1995-07-31 |
Family
ID=15421343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147049A Expired - Lifetime JPH0770535B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770535B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02248046A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | ＳｉＯ↓２膜の形成方法 |
| JPH02248047A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | ＳｉＯ↓２膜の形成方法 |
| JPH02248045A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | ＳｉＯ↓２膜の形成方法 |
| KR100537554B1 (ko) * | 2004-02-23 | 2005-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 산화막 형성 방법 |
| JP5183969B2 (ja) * | 2007-05-29 | 2013-04-17 | 信越半導体株式会社 | Ｓｏｉウェーハのシリコン酸化膜形成方法 |
| WO2010033469A2 (en) * | 2008-09-16 | 2010-03-25 | Tokyo Electron Limited | Dielectric material treatment saystem and method of operating |
| US8895942B2 (en) | 2008-09-16 | 2014-11-25 | Tokyo Electron Limited | Dielectric treatment module using scanning IR radiation source |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012737A (ja) * | 1983-07-01 | 1985-01-23 | Agency Of Ind Science & Technol | 窒化シリコン膜の製造方法 |
| JPS62282430A (ja) * | 1986-05-30 | 1987-12-08 | Citizen Watch Co Ltd | Ｓｏｉ素子の形成方法 |
-
1986
- 1986-06-25 JP JP61147049A patent/JPH0770535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634624A (ja) | 1988-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |