JPH0770547B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPH0770547B2 JPH0770547B2 JP2238890A JP2238890A JPH0770547B2 JP H0770547 B2 JPH0770547 B2 JP H0770547B2 JP 2238890 A JP2238890 A JP 2238890A JP 2238890 A JP2238890 A JP 2238890A JP H0770547 B2 JPH0770547 B2 JP H0770547B2
- Authority
- JP
- Japan
- Prior art keywords
- resist layer
- insulating film
- gate electrode
- resist
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 150000001875 compounds Chemical class 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000007772 electrode material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 239000010408 film Substances 0.000 description 25
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 15
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910020776 SixNy Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はレジストパターンよりゲート長を短くすること
ができる化合物半導体装置の製造方法に関する。
ができる化合物半導体装置の製造方法に関する。
（ロ）従来の技術 砒化ガリウムはシリコンに比べ電子移動度が４〜５倍大
きいため、砒化ガリウムを能動層とする種々の電界効果
トランジスタが高速および高周波トランジスタとして使
用されている。代表的なものとしてショットキーゲート
電界効果型トランジスタ（MESFET）があげられる。
きいため、砒化ガリウムを能動層とする種々の電界効果
トランジスタが高速および高周波トランジスタとして使
用されている。代表的なものとしてショットキーゲート
電界効果型トランジスタ（MESFET）があげられる。
一般的なGaAs−FETは第２図の如き構造を有する。即
ち、GaAs基板（１）表面にｎ型能動層（２）とn+型ソー
ス・ドレイン領域（３）を形成し、能動層（２）の表面
をリセス構造としてゲート電極（４）を、ソース・ドレ
イン領域（３）の表面にはこれとオーミック接触するソ
ース・ドレイン電極（５）を設けたものである。このよ
うなGaAs−FETの諸特性は、大体においてゲート電極
（４）の線幅（ゲート長）に依存する。細ければ細い程
FETの高性能化が可能である。また、ゲート電極（４）
の材料としては、種々の材料が用いられている（例え
ば、特開平01−125870号公報）が、単体のGaAs−FETの
ゲート電極（４）としてはTi/Alが多く用いられてい
る。
ち、GaAs基板（１）表面にｎ型能動層（２）とn+型ソー
ス・ドレイン領域（３）を形成し、能動層（２）の表面
をリセス構造としてゲート電極（４）を、ソース・ドレ
イン領域（３）の表面にはこれとオーミック接触するソ
ース・ドレイン電極（５）を設けたものである。このよ
うなGaAs−FETの諸特性は、大体においてゲート電極
（４）の線幅（ゲート長）に依存する。細ければ細い程
FETの高性能化が可能である。また、ゲート電極（４）
の材料としては、種々の材料が用いられている（例え
ば、特開平01−125870号公報）が、単体のGaAs−FETの
ゲート電極（４）としてはTi/Alが多く用いられてい
る。
（ハ）発明が解決しようとする課題 しかしながら、ゲート電極（４）の形成には膜厚を厚く
できるリフトオフ法が用いられており、ゲート電極
（４）の線幅は単純にレジストの解像度に依存する。そ
のためゲート電極（４）の微細化には限界がある欠点が
あった。また、線幅が縮小するのと同時にゲート電極
（４）の断面積も減少するので、ゲート抵抗Rgの増大が
避けられない欠点があった。
できるリフトオフ法が用いられており、ゲート電極
（４）の線幅は単純にレジストの解像度に依存する。そ
のためゲート電極（４）の微細化には限界がある欠点が
あった。また、線幅が縮小するのと同時にゲート電極
（４）の断面積も減少するので、ゲート抵抗Rgの増大が
避けられない欠点があった。
（ニ）課題を解決するための手段 本発明は上記従来の欠点に鑑み成されたもので、GaAs能
動層上を絶縁膜（13）で覆い、リフトオフ用の第１のレ
ジスト層（14）と第１のレジスト層（14）パターニング
用の第２のレジスト層（15）を形成し、第２のレジスト
層（15）をマスクとして先ず斜めに第１のレジスト層
（14）と絶縁膜（13）をパターニングし、次いで第１の
レジスト層（14）を垂直にパターニングし、絶縁膜（1
3）の開口部分が第２のレジスト層（15）の開口部分に
対してシフトした状態でゲート電極（17）材料を蒸着し
てリフトオフすることにより、第２のレジスト層（15）
のパターン寸法よりゲート長を実質的に短縮できる化合
物半導体装置の製造方法を提供するものである。
動層上を絶縁膜（13）で覆い、リフトオフ用の第１のレ
ジスト層（14）と第１のレジスト層（14）パターニング
用の第２のレジスト層（15）を形成し、第２のレジスト
層（15）をマスクとして先ず斜めに第１のレジスト層
（14）と絶縁膜（13）をパターニングし、次いで第１の
レジスト層（14）を垂直にパターニングし、絶縁膜（1
3）の開口部分が第２のレジスト層（15）の開口部分に
対してシフトした状態でゲート電極（17）材料を蒸着し
てリフトオフすることにより、第２のレジスト層（15）
のパターン寸法よりゲート長を実質的に短縮できる化合
物半導体装置の製造方法を提供するものである。
（ホ）作用 本発明によれば、レジストの開口部と絶縁膜（13）の開
口部とがシフトしているので、ゲート電極（17）はその
約半分がGaAs能動層と接触し、残りは絶縁膜（13）と接
触する。絶縁膜（13）と接触した部分は、GaAs能動層に
対する電界印加が極めて弱くなるので、実質的にゲート
として作用するのはGaAs能動層とショットキー接合され
た約半分である。従って第２のレジスト層（15）のパタ
ーン寸法より実質的なゲート長を短くすることができ
る。
口部とがシフトしているので、ゲート電極（17）はその
約半分がGaAs能動層と接触し、残りは絶縁膜（13）と接
触する。絶縁膜（13）と接触した部分は、GaAs能動層に
対する電界印加が極めて弱くなるので、実質的にゲート
として作用するのはGaAs能動層とショットキー接合され
た約半分である。従って第２のレジスト層（15）のパタ
ーン寸法より実質的なゲート長を短くすることができ
る。
（ヘ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図Ａ〜Ｅは本発明の製造方法を工程順に示す断面図
である。
である。
半絶縁性GaAs基板（11）の表面には、ｎ−GaAs層とn+−
GaAs層とが、エピタキシャル法による積層か若しくはイ
オン注入法による拡散で順次形成される。ｎ−GaAs層が
能動層、n+−GaAs層がソース・ドレイン領域となる。
GaAs層とが、エピタキシャル法による積層か若しくはイ
オン注入法による拡散で順次形成される。ｎ−GaAs層が
能動層、n+−GaAs層がソース・ドレイン領域となる。
先ず第１図Ａに示す通り、GaAs基板（11）上に前記ソー
ス・ドレイン領域に夫々オーミックコンタクトするソー
ス・ドレイン電極（12）と前記GaAs能動層の表面を覆う
絶縁膜（13）を形成し、続いて第１のレジスト層（14）
と第２のレジスト層（15）を形成し第２のレジスト層
（15）によるマスクパターンを形成する。ソース・ドレ
イン電極（12）は一般的にAuGa/Ni/Auが用いられる。絶
縁膜（13）は第１のレジスト層（14）との選択性を有す
るものであり、シリコン酸化膜（SiO2）でも良いがここ
ではパッシベーション効果を期待してプラズマ窒化膜
（SixNy）を1000Å程堆積した。第１のレジスト層（1
4）はゲート電極材料をリフトオフさせるもので、微細
加工が必要なことから先ず平坦化用レジスト（ex.SHPLE
Y SAL11OPL1）を膜厚１μ程度と厚く、270℃、30分のベ
ーキングを処した。第２のレジスト層（15）は第１のレ
ジスト（14）のマスクとなるもので、高解像度のレジス
ト（ex.ヘキストAZ5200E）を膜厚0.5〜1.0μと薄く、90
℃、数分間のベーキングを処した。第２のレジスト層
（15）の代替に、SDG,金属材料等をパターニングしたも
のをマスクとしても良い。第２のレジスト層（15）のパ
ターン寸法は、0.5μに形成した。
ス・ドレイン領域に夫々オーミックコンタクトするソー
ス・ドレイン電極（12）と前記GaAs能動層の表面を覆う
絶縁膜（13）を形成し、続いて第１のレジスト層（14）
と第２のレジスト層（15）を形成し第２のレジスト層
（15）によるマスクパターンを形成する。ソース・ドレ
イン電極（12）は一般的にAuGa/Ni/Auが用いられる。絶
縁膜（13）は第１のレジスト層（14）との選択性を有す
るものであり、シリコン酸化膜（SiO2）でも良いがここ
ではパッシベーション効果を期待してプラズマ窒化膜
（SixNy）を1000Å程堆積した。第１のレジスト層（1
4）はゲート電極材料をリフトオフさせるもので、微細
加工が必要なことから先ず平坦化用レジスト（ex.SHPLE
Y SAL11OPL1）を膜厚１μ程度と厚く、270℃、30分のベ
ーキングを処した。第２のレジスト層（15）は第１のレ
ジスト（14）のマスクとなるもので、高解像度のレジス
ト（ex.ヘキストAZ5200E）を膜厚0.5〜1.0μと薄く、90
℃、数分間のベーキングを処した。第２のレジスト層
（15）の代替に、SDG,金属材料等をパターニングしたも
のをマスクとしても良い。第２のレジスト層（15）のパ
ターン寸法は、0.5μに形成した。
次に第１図Ｂに示すように、第２のレジスト層（15）を
マスクとして第１のレジスト層（14）をO2雰囲気中のRI
E（リアクティブ・イオン・エッチング）により約60°
の角度でドレイン電極側に斜めに異方エッチングを行
い、続いてガスをCF4に切換えて同じ角度で絶縁膜（1
3）を開口する。この角度は第２のレジスト層（15）の
パターン寸法と第１のレジスト層（14）の膜厚に主に依
存し、第２のレジスト層（15）の開口部分と絶縁膜（1
3）の開口部分とは一部が重なるような関係にしてお
く。つまり、第２のレジスト層（15）の開口部を垂直上
方から見て絶縁膜（13）の開口部が一部見える状態とし
なければならない。
マスクとして第１のレジスト層（14）をO2雰囲気中のRI
E（リアクティブ・イオン・エッチング）により約60°
の角度でドレイン電極側に斜めに異方エッチングを行
い、続いてガスをCF4に切換えて同じ角度で絶縁膜（1
3）を開口する。この角度は第２のレジスト層（15）の
パターン寸法と第１のレジスト層（14）の膜厚に主に依
存し、第２のレジスト層（15）の開口部分と絶縁膜（1
3）の開口部分とは一部が重なるような関係にしてお
く。つまり、第２のレジスト層（15）の開口部を垂直上
方から見て絶縁膜（13）の開口部が一部見える状態とし
なければならない。
次いで第１図Ｃに示すように、RIE装置の条件を変更し
て今度は第１のレジスト層（14）を垂直に異方エッチン
グ（O2雰囲気）する。絶縁膜（13）は除去しないから、
先の工程で斜めにエッチングすることによりずれた分だ
け絶縁膜（13）の表面が露出することになる。
て今度は第１のレジスト層（14）を垂直に異方エッチン
グ（O2雰囲気）する。絶縁膜（13）は除去しないから、
先の工程で斜めにエッチングすることによりずれた分だ
け絶縁膜（13）の表面が露出することになる。
次に第１図Ｄに示す通り、絶縁膜（13）をマスクとして
GaAs基板（11）の表面をリセスエッチングし、続いてゲ
ート金属（16）を蒸着する。リセスエッチングはリン酸
＋H2O2液で行い、上記斜めエッチングと垂直エッチング
の間に行っても良いが、ここではRIE工程が連続した方
が移動せずに済むので簡便である。ゲート金属はTi/Al
を夫々500Å/7000Å積層した。
GaAs基板（11）の表面をリセスエッチングし、続いてゲ
ート金属（16）を蒸着する。リセスエッチングはリン酸
＋H2O2液で行い、上記斜めエッチングと垂直エッチング
の間に行っても良いが、ここではRIE工程が連続した方
が移動せずに済むので簡便である。ゲート金属はTi/Al
を夫々500Å/7000Å積層した。
次に第１図Ｅに示す通り、第１のレジスト層（14）をリ
フトオフすることによって前記ゲート金属（16）をパタ
ーニングし、ゲート電極（17）を形成する。第２のレジ
スト層（15）のパターンに対して絶縁膜（13）のパター
ンは横にずれているので、ゲート電極（17）はその一部
がリセスエッチされたGaAs能動層とショットキー接続
し、残りの部分は絶縁膜（13）によってGaAs能動層とは
分離される。絶縁膜（13）によって分離された部分は、
GaAs能動層に対する電界印加が極めて弱くなるから、こ
の構造のゲート長は結局、ショットキー接合された部分
の長さ（図示Ａ）となりレジストパターン寸法より短く
できる。
フトオフすることによって前記ゲート金属（16）をパタ
ーニングし、ゲート電極（17）を形成する。第２のレジ
スト層（15）のパターンに対して絶縁膜（13）のパター
ンは横にずれているので、ゲート電極（17）はその一部
がリセスエッチされたGaAs能動層とショットキー接続
し、残りの部分は絶縁膜（13）によってGaAs能動層とは
分離される。絶縁膜（13）によって分離された部分は、
GaAs能動層に対する電界印加が極めて弱くなるから、こ
の構造のゲート長は結局、ショットキー接合された部分
の長さ（図示Ａ）となりレジストパターン寸法より短く
できる。
その後、パッシベーションSiNやボンディングパッドの
形成を行う。
形成を行う。
上記本願の製造方法によれば、第１のレジスト層（14）
を斜めにエッチングすることによってゲート電極（17）
が一部しかショットキー結合しないので、実質的なゲー
ト長をレジストの解像度より短縮できる。また、絶縁膜
（13）も斜めにエッチングするので、絶縁膜（13）の段
差が緩やかでありゲート電極（17）のステップカバレー
ジに優れる。さらに、実質的なゲート長は短くなるもの
の、ゲート電極（17）の断面積は従来のものに等しいの
で、ゲート抵抗Rgの増大は避けられる。
を斜めにエッチングすることによってゲート電極（17）
が一部しかショットキー結合しないので、実質的なゲー
ト長をレジストの解像度より短縮できる。また、絶縁膜
（13）も斜めにエッチングするので、絶縁膜（13）の段
差が緩やかでありゲート電極（17）のステップカバレー
ジに優れる。さらに、実質的なゲート長は短くなるもの
の、ゲート電極（17）の断面積は従来のものに等しいの
で、ゲート抵抗Rgの増大は避けられる。
（ト）発明の効果 以上に説明した如く、本発明によれば実質的なゲート長
をレジストの解像度より短縮できるので、ソース・ゲー
ト間容量Cgsを低減できる利点を有する。また、リセス
構造がドレイン側にシフトするので、ゲート・ドレイン
間容量Cgdをも低減することができる利点を有する。
をレジストの解像度より短縮できるので、ソース・ゲー
ト間容量Cgsを低減できる利点を有する。また、リセス
構造がドレイン側にシフトするので、ゲート・ドレイン
間容量Cgdをも低減することができる利点を有する。
さらに、ゲート電極（17）はショットキー接合する部分
の他に絶縁膜（13）にも接触しており、ゲート長に対し
てゲート電極（17）の断面積が大きいので、ゲート抵抗
Rgの増大を抑制できる利点をも有する。
の他に絶縁膜（13）にも接触しており、ゲート長に対し
てゲート電極（17）の断面積が大きいので、ゲート抵抗
Rgの増大を抑制できる利点をも有する。
従ってFETのゲインの増大、最小雑音指数の減少を図る
ことができる。
ことができる。
第１図Ａ〜Ｅは本発明を説明するための断面図、第２図
は従来例を説明するための断面図である。
は従来例を説明するための断面図である。
Claims (3)
- 【請求項１】半絶縁性GaAs基板のソース・ドレイン領域
上にソース・ドレイン電極を形成し、絶縁性GaAs基板の
能動層上に絶縁膜を形成する工程、 前記基板上に第１のレジスト層を形成し、その上に前記
能動層と対応する位置に開孔を持つマスクパターンを形
成する工程、 前記マスクパターンを利用して前記第１のレジスト層と
前記絶縁膜を斜めに異方エッチングする工程、 前記マスクパターンを再度マスクとして前記第１のレジ
スト層だけを垂直に異方エッチングする工程、 全面にゲート電極材料を堆積する工程、 前記第１のレジスト層をリフトオフして前記ゲート電極
材料をパターニングし、前記能動層に対して約半分が接
触し残りは前記絶縁膜上に接するゲート電極を形成する
工程とを具備することを特徴とする化合物半導体装置の
製造方法。 - 【請求項２】前記絶縁膜はシリコン窒化膜であることを
特徴とする請求項第１項に記載の化合物半導体装置の製
造方法。 - 【請求項３】前記マスクパターンは第２のレジスト層で
あることを特徴する請求項第１項に記載の化合物半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238890A JPH0770547B2 (ja) | 1990-01-31 | 1990-01-31 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238890A JPH0770547B2 (ja) | 1990-01-31 | 1990-01-31 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225929A JPH03225929A (ja) | 1991-10-04 |
| JPH0770547B2 true JPH0770547B2 (ja) | 1995-07-31 |
Family
ID=12081274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2238890A Expired - Lifetime JPH0770547B2 (ja) | 1990-01-31 | 1990-01-31 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770547B2 (ja) |
-
1990
- 1990-01-31 JP JP2238890A patent/JPH0770547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03225929A (ja) | 1991-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5550065A (en) | Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact | |
| US5374835A (en) | Field effect transistor using compound semiconductor | |
| EP0447840B1 (en) | Compound semiconducteur device manufacturing process and a compound semiconducteur device manufactured by the same | |
| JP3762588B2 (ja) | 半導体装置の製造方法 | |
| US5231040A (en) | Method of making a field effect transistor | |
| US5719088A (en) | Method of fabricating semiconductor devices with a passivated surface | |
| CA1271850A (en) | Method for fabricating a field-effect transistor with a self-aligned gate | |
| US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
| JPH0770547B2 (ja) | 化合物半導体装置の製造方法 | |
| JPH0260222B2 (ja) | ||
| JPH0485940A (ja) | 化合物半導体装置の製造方法 | |
| JP3035994B2 (ja) | 半導体装置の製造方法 | |
| JP3153560B2 (ja) | 半導体装置の製造方法 | |
| JPH05129345A (ja) | マイクロ波集積回路の製造方法 | |
| JPH04274332A (ja) | 半導体装置の製造方法 | |
| JP2910913B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH02142143A (ja) | 電界効果トランジスタの製造方法 | |
| JPH05218100A (ja) | 半導体装置の製造方法 | |
| JP3018662B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2001308110A (ja) | 半導体装置 | |
| JPH05218090A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01253968A (ja) | 電界効果トランジスタの製造方法 | |
| JPH05235058A (ja) | 化合物半導体装置の製造方法 | |
| JPH04336432A (ja) | 電界効果トランジスタ |