JPH01302914A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01302914A JPH01302914A JP63088598A JP8859888A JPH01302914A JP H01302914 A JPH01302914 A JP H01302914A JP 63088598 A JP63088598 A JP 63088598A JP 8859888 A JP8859888 A JP 8859888A JP H01302914 A JPH01302914 A JP H01302914A
- Authority
- JP
- Japan
- Prior art keywords
- cmos
- circuit
- standard cell
- output
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はスタンダードセル方式の半導体集積回路に関す
るもので、特にバイポーラーＣＭＯＳ（以下Ｊ −ＣＭ
ＯＳという） ＬＳＩの構成に使用されるものである。
るもので、特にバイポーラーＣＭＯＳ（以下Ｊ −ＣＭ
ＯＳという） ＬＳＩの構成に使用されるものである。
（従来の技術）
従来のＢｌ −ＣＭＯＳ構成のインバータ回路の一例を
第３図に示す。この図において１，２はＣＭＯＳインバ
ータ全構成するＭＯＳ ）ランジスタ、３は電源端子、
４．５は出力段のバイポーラトランジスタ、６，７は引
き抜き（バイポーラトランジスタのペースの電位を接地
におとす）用ＭＯＳトランジスタ、８は入力端子、９は
出力端子である。この第３図の回路は、ＣＭＯＳインバ
ータで高負荷を駆動するためにバイポーラ回路を付加し
、高負荷駆動用インバータ回路にしたものと見ることが
できる。
第３図に示す。この図において１，２はＣＭＯＳインバ
ータ全構成するＭＯＳ ）ランジスタ、３は電源端子、
４．５は出力段のバイポーラトランジスタ、６，７は引
き抜き（バイポーラトランジスタのペースの電位を接地
におとす）用ＭＯＳトランジスタ、８は入力端子、９は
出力端子である。この第３図の回路は、ＣＭＯＳインバ
ータで高負荷を駆動するためにバイポーラ回路を付加し
、高負荷駆動用インバータ回路にしたものと見ることが
できる。
即ちこのＢｉ −ＣＭＯＳは、ロジック部ｉ ＣＭＯＳ
で構成し、バイポーラトランジスタを出力段ドライバと
している。これら第３図の素子を全て１つのスタンダー
ドセルに配置し、１種のスタンダードセルを構成する。
で構成し、バイポーラトランジスタを出力段ドライバと
している。これら第３図の素子を全て１つのスタンダー
ドセルに配置し、１種のスタンダードセルを構成する。
これと同様に他のロジック（ノア回路、ナンド回路等）
においても、それぞれバイポーラトランジスタを含むス
タンダードセルを設計し、これらのセルを用いて自動設
計し、ＬＳＩ ｉ構成する。
においても、それぞれバイポーラトランジスタを含むス
タンダードセルを設計し、これらのセルを用いて自動設
計し、ＬＳＩ ｉ構成する。
（発明が解決しようとする課題）
上記スタンダードセル方式によるＢｉ −ＣＭＯＳＬＳ
Ｉの場合１次の問題がある。
Ｉの場合１次の問題がある。
（１）全てのスタンダードセルにそれぞれバイポーラト
ランジスタを配置しておくため、本来、バイポーラトラ
ンジスタは高負荷を駆動する必要のある場所のみ配置す
ればよいが、これでは負荷の小さい場合も、バイポーラ
トランジスタで駆動することになる。従ってバイポーラ
トランジスタが必要でないところにおいても配置される
ため、チップ面積が必要以上に大きくなる。
ランジスタを配置しておくため、本来、バイポーラトラ
ンジスタは高負荷を駆動する必要のある場所のみ配置す
ればよいが、これでは負荷の小さい場合も、バイポーラ
トランジスタで駆動することになる。従ってバイポーラ
トランジスタが必要でないところにおいても配置される
ため、チップ面積が必要以上に大きくなる。
（２ン また全てのスタンダードセルを、Ｂｉ−ＣＭ
Ｏ８用として新たに設計する必要がある。
Ｏ８用として新たに設計する必要がある。
本発明は上記実情に鑑みてなされたもので、スタンダー
ドセル方式によるＢｉ −ＣＭＯＳＬＳＩ ？、従来の
ＣＭＯＳスタンダードセルを使用し、集積度が高く、容
易に設計でき、駆動能力も高いものが得られるようにし
たものである。
ドセル方式によるＢｉ −ＣＭＯＳＬＳＩ ？、従来の
ＣＭＯＳスタンダードセルを使用し、集積度が高く、容
易に設計でき、駆動能力も高いものが得られるようにし
たものである。
［発明の構成コ
（課題全解決するための手段と作用）
本発明は、スタンダードセル方式によるＢｉ−ＣＭＯＳ
構成のＬＳＩにおいて、ＣＭＯＳ構成の論理ゲート部ト
、バイポーラトランジスタを用いて構成される出力段回
路とを別のスタンダードセルとし、これらのセル間を配
線し構成したことを特徴とする半導体集積回路である。
構成のＬＳＩにおいて、ＣＭＯＳ構成の論理ゲート部ト
、バイポーラトランジスタを用いて構成される出力段回
路とを別のスタンダードセルとし、これらのセル間を配
線し構成したことを特徴とする半導体集積回路である。
即ち本発明は、従来のＢ１−ＣＭＯＳスタンダードセル
のうち、バイポーラトランジスタを含む出力段とＣＭＯ
８論理ｒ論理部とを別々のスタンダードセルとし、上記
出力段セル（トライバ）を、従来のＣＭＯＳスタンダー
ドセルと接続するだけで、従来のＢ１−ＣＭＯＳスタン
ダードセルと同様な回路が構成できるようにして、無駄
な回路部分を省き、上記高集積化、設計の容易性等を実
現するものである。
のうち、バイポーラトランジスタを含む出力段とＣＭＯ
８論理ｒ論理部とを別々のスタンダードセルとし、上記
出力段セル（トライバ）を、従来のＣＭＯＳスタンダー
ドセルと接続するだけで、従来のＢ１−ＣＭＯＳスタン
ダードセルと同様な回路が構成できるようにして、無駄
な回路部分を省き、上記高集積化、設計の容易性等を実
現するものである。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図（
ａ）は本発明によるバイポーラトランジスタラ含む出力
段用のスタンダードセルの一例’＆示し、同図（ｂ）は
ＣＭＯＳイン／？−夕のスタンダードセルを示すが、こ
れらは第３図のものと対応させた場合の例であるから、
対応個所には同一符号を付し、特徴とする個所の説明を
行なう。第１図（ａ）の回路は、トーテムポール接続さ
れた２個のバイポーラトランジスタ（出力段）４，５と
、引き抜き用ＭＯＳトランジスタ６．７で構成されてい
る。この第１図ｆａｌのスタンダードセルを、これとは
別に構成される第１図（ｂ）のスタンダードセルのＣＭ
ＯＳインバータと接続することにより、第３図のＪ−Ｃ
ＭＯＳインバータと同じ構成になる。
ａ）は本発明によるバイポーラトランジスタラ含む出力
段用のスタンダードセルの一例’＆示し、同図（ｂ）は
ＣＭＯＳイン／？−夕のスタンダードセルを示すが、こ
れらは第３図のものと対応させた場合の例であるから、
対応個所には同一符号を付し、特徴とする個所の説明を
行なう。第１図（ａ）の回路は、トーテムポール接続さ
れた２個のバイポーラトランジスタ（出力段）４，５と
、引き抜き用ＭＯＳトランジスタ６．７で構成されてい
る。この第１図ｆａｌのスタンダードセルを、これとは
別に構成される第１図（ｂ）のスタンダードセルのＣＭ
ＯＳインバータと接続することにより、第３図のＪ−Ｃ
ＭＯＳインバータと同じ構成になる。
この接続方法は、第１図（ｂ）のＣＭＯＳインバータの
出力１ノと第１図（＆ｌのベース端子１２とを接続し、
ＣＭＯＳイン・々−夕の入力８と引き抜き用ＭＯ８）ラ
ンジスタのゲート端子１３とを接続することＫよシ、端
子９が出力のＢｊ−ＣＭＯＳインバータ、つま）第３図
と同じ回路が構成される。またこの接続は、自動設計に
必要な接続情報上で、別にある高負荷を駆動する第１図
（ｂ）のセルと上記高負荷との間に、第１図（ａ）のセ
ルが接続されるように接続情報を記述し、この接続情報
を用−て、自動設計することにより、全体（スタンダー
ドセル方式によるＬＳＩ）の接続と一括して、第１図（
ｂ）のＣＭＯＳゲートのセルと第１図（ａ）の出力段用
セルの接続も行なう。この構成によシ、第１図（ｂＪの
ＣＭＯＳゲートのドライブ能−５へ 力を上げることができる。
出力１ノと第１図（＆ｌのベース端子１２とを接続し、
ＣＭＯＳイン・々−夕の入力８と引き抜き用ＭＯ８）ラ
ンジスタのゲート端子１３とを接続することＫよシ、端
子９が出力のＢｊ−ＣＭＯＳインバータ、つま）第３図
と同じ回路が構成される。またこの接続は、自動設計に
必要な接続情報上で、別にある高負荷を駆動する第１図
（ｂ）のセルと上記高負荷との間に、第１図（ａ）のセ
ルが接続されるように接続情報を記述し、この接続情報
を用−て、自動設計することにより、全体（スタンダー
ドセル方式によるＬＳＩ）の接続と一括して、第１図（
ｂ）のＣＭＯＳゲートのセルと第１図（ａ）の出力段用
セルの接続も行なう。この構成によシ、第１図（ｂＪの
ＣＭＯＳゲートのドライブ能−５へ 力を上げることができる。
第２図は本発明の他の実施例で、この図のスタンダード
セルの場合、トーテムポール接続されたバイポーラトラ
ンジスタ４，５のみで構成されており、接続は、あるゲ
ート（例えば第１図（ｂ）のインバータ）の出力を第２
図のトランジスタ４のゲート端子２ノに接続し、これと
は反転された入力をトランジスタ５のゲート端子２２に
入力する（端子２１．２２間にインバータ有りとする）
ように接続情報を記述し、自動設計するものである。
セルの場合、トーテムポール接続されたバイポーラトラ
ンジスタ４，５のみで構成されており、接続は、あるゲ
ート（例えば第１図（ｂ）のインバータ）の出力を第２
図のトランジスタ４のゲート端子２ノに接続し、これと
は反転された入力をトランジスタ５のゲート端子２２に
入力する（端子２１．２２間にインバータ有りとする）
ように接続情報を記述し、自動設計するものである。
この場合、端子２ノに接続された上記あるゲートの駆動
能力が第２図の回路で上げられ、その出力９は、端子２
ノに接続された上記あるゲートの出力と等価と見なせる
ものである。
能力が第２図の回路で上げられ、その出力９は、端子２
ノに接続された上記あるゲートの出力と等価と見なせる
ものである。
上記実施例によれば、ＣＭＯＳスタンダードセルで駆動
できる場合は従来のＣＭＯＳスタンダードセルで構成し
、バイポーラトランジスタの高駆動能力の必要な場合の
み第１図（ａ）、第２図の如きスタンダードセルを接続
するため、必要以上にバイポーラトランジスタが使用さ
れず、従来の如き全てのスタンゲートセルにバイポーラ
トランジスタがある場合と比較して、集積度が良好にな
る。また従来の如く全スタンダードセルｆ Ｂｊ−ＣＭ
Ｏ８用に新たに設計するのに比較して、第１図（ａ）、
第２図の如きスタンダードセルを新たに数種設計すれば
、第１図（ｂｌの如き従来のＣＭＯＳスタンダードセル
を使用して、高速な（駆動能力の高い） Ｂｉ−ＣＭＯ
ＳＬＳＩを容易に設計できるものである。
できる場合は従来のＣＭＯＳスタンダードセルで構成し
、バイポーラトランジスタの高駆動能力の必要な場合の
み第１図（ａ）、第２図の如きスタンダードセルを接続
するため、必要以上にバイポーラトランジスタが使用さ
れず、従来の如き全てのスタンゲートセルにバイポーラ
トランジスタがある場合と比較して、集積度が良好にな
る。また従来の如く全スタンダードセルｆ Ｂｊ−ＣＭ
Ｏ８用に新たに設計するのに比較して、第１図（ａ）、
第２図の如きスタンダードセルを新たに数種設計すれば
、第１図（ｂｌの如き従来のＣＭＯＳスタンダードセル
を使用して、高速な（駆動能力の高い） Ｂｉ−ＣＭＯ
ＳＬＳＩを容易に設計できるものである。
［発明の効果］
以上説明した如く本発明によれば、集積度が高く、少数
のＣＭＯ８論理ゲートセル、バイポーラ型出力段回路セ
ルを使用して、高速な（駆動能力の高め） Ｊ−ＣＭＯ
ＳＬＳＩ ｋ容易に設計できるものである。
のＣＭＯ８論理ゲートセル、バイポーラ型出力段回路セ
ルを使用して、高速な（駆動能力の高め） Ｊ−ＣＭＯ
ＳＬＳＩ ｋ容易に設計できるものである。
第１図（ａ） 、 （ｂ）は本発明の一実施例を得るス
タンダードセルの各回路図、第２図は本発明の他の実施
例を得る出力段部スタンダードセルの回路図、第３図は
従来のＢ１−ＣＭＯＳインバータのセル回路図である。 １．２・・・ＣＭＯＳインバータ用ＭＯ８素子、４，５
・・・出力段用バイポーラ素子、６，７・・・引き抜き
回路用ＭＯ８素子、８，９．１１〜１３，２１．２２・
・・端子。
タンダードセルの各回路図、第２図は本発明の他の実施
例を得る出力段部スタンダードセルの回路図、第３図は
従来のＢ１−ＣＭＯＳインバータのセル回路図である。 １．２・・・ＣＭＯＳインバータ用ＭＯ８素子、４，５
・・・出力段用バイポーラ素子、６，７・・・引き抜き
回路用ＭＯ８素子、８，９．１１〜１３，２１．２２・
・・端子。
Claims (1)
- 【特許請求の範囲】 スタンダードセル方式によるバイポーラー ＣＭＯＳ構成のＬＳＩにおいて、ＣＭＯＳ構成の論理ゲ
ート部と、バイポーラトランジスタを用いて構成される
出力段回路とを別のスタンダードセルとし、これらのセ
ル間を配線し構成したことを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088598A JPH01302914A (ja) | 1988-04-11 | 1988-04-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088598A JPH01302914A (ja) | 1988-04-11 | 1988-04-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302914A true JPH01302914A (ja) | 1989-12-06 |
Family
ID=13947265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63088598A Pending JPH01302914A (ja) | 1988-04-11 | 1988-04-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302914A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175748A (ja) * | 1983-03-25 | 1984-10-04 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-04-11 JP JP63088598A patent/JPH01302914A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175748A (ja) * | 1983-03-25 | 1984-10-04 | Hitachi Ltd | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0532928B2 (ja) | ||
| JPS61224621A (ja) | トライステ−トバツフア回路 | |
| US5552618A (en) | Multi-voltage-lever master-slice integrated circuit | |
| US5387810A (en) | Cell library for semiconductor integrated circuit design | |
| JPH01302914A (ja) | 半導体集積回路 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPH06311022A (ja) | 半導体論理回路装置 | |
| JPH04336812A (ja) | デジタル回路装置 | |
| US6943584B2 (en) | Programmable semiconductor device including universal logic modules coping with as many user inverters | |
| US7205795B2 (en) | Semiconductor device having universal logic cell | |
| JP2727978B2 (ja) | ビットスライスレイアウトセル | |
| JP3279829B2 (ja) | 半導体集積回路及びそのレイアウト方法 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPH05300007A (ja) | ２入力ｏｒ回路 | |
| JPH06310691A (ja) | 半導体装置 | |
| JPS6223923B2 (ja) | ||
| JPH01125952A (ja) | マスタスライス集積回路 | |
| JPH01200647A (ja) | 半導体集積回路装置 | |
| JPS6198011A (ja) | 遅延用回路 | |
| JPS61123153A (ja) | ゲ−トアレイｌｓｉ装置 | |
| JPH0449658A (ja) | 半導体集積回路装置 | |
| JPH0237770A (ja) | 論理回路 | |
| JPH0273718A (ja) | 出力バッファー回路 | |
| JPS59194446A (ja) | 半導体集積回路装置 | |
| JPS63150935A (ja) | 半導体集積回路装置 |