JPH0770605B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0770605B2 JPH0770605B2 JP60194511A JP19451185A JPH0770605B2 JP H0770605 B2 JPH0770605 B2 JP H0770605B2 JP 60194511 A JP60194511 A JP 60194511A JP 19451185 A JP19451185 A JP 19451185A JP H0770605 B2 JPH0770605 B2 JP H0770605B2
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Description
【発明の詳細な説明】 〔概 要〕 トランジスタの形成される反対導電型ウエルの不純物濃
度を通常より高濃度に形成してラッチアップ耐性を増
し、該ウエルの上層部に該ウエル内に全体が包含された
低濃度領域を一導電型不純物のカウンタドープによって
形成し、その中にソース及びドレインを形成することに
よってソース及びドレインの接合容量を減少させ、且つ
チャネル形成領域に反対導電型不純物をイオン注入して
閾値電圧を調整するCMOS半導体装置の製造方法。
度を通常より高濃度に形成してラッチアップ耐性を増
し、該ウエルの上層部に該ウエル内に全体が包含された
低濃度領域を一導電型不純物のカウンタドープによって
形成し、その中にソース及びドレインを形成することに
よってソース及びドレインの接合容量を減少させ、且つ
チャネル形成領域に反対導電型不純物をイオン注入して
閾値電圧を調整するCMOS半導体装置の製造方法。
本発明はCMOS半導体装置の製造方法の改良に係り、特に
ラッチアップ耐性を高め且つ高速化を図るCMOS半導体装
置の製造方法に関する。
ラッチアップ耐性を高め且つ高速化を図るCMOS半導体装
置の製造方法に関する。
LSI等高集積化される半導体ICにおいては高集積化に伴
って、寄生容量や配線抵抗の増大等に起因して動作速度
が低下する傾向があり、高速化に対する要望が高まって
いる。
って、寄生容量や配線抵抗の増大等に起因して動作速度
が低下する傾向があり、高速化に対する要望が高まって
いる。
一方CMOSICにおいては、インバータ回路を構成するnMOS
トランジスタとpMOSトランジスタ間に基板の内部を介し
て寄生するサイリスタが、外部回路から該インバータ回
路に流入する大電流ノイズによって〔ON〕することによ
って生ずるラッチアップ現象によって素子が破壊される
という問題があり、ラッチアップ耐性が大きく且つ高速
動作速度を要するCMOS半導体装置が要望されている。
トランジスタとpMOSトランジスタ間に基板の内部を介し
て寄生するサイリスタが、外部回路から該インバータ回
路に流入する大電流ノイズによって〔ON〕することによ
って生ずるラッチアップ現象によって素子が破壊される
という問題があり、ラッチアップ耐性が大きく且つ高速
動作速度を要するCMOS半導体装置が要望されている。
第４図はCMOSインバータの構成を示す等価回路を含む模
式側断面図で、図中、nsubはn-型半導体基板、pwellはp
-型ウエル、ｐ−TrはpMOSトランジスタ、ｎ−TrはnMOS
トランジスタ、Sp,Dp,Gpはｐ−Trのソース，ドレイン，
ゲート、Sn,Dn,Gnはｎ−Trのソース，ドレイン，ゲー
ト、＋VDDは電源端子、Vssは接地端子、OUTは出力端子
である。
式側断面図で、図中、nsubはn-型半導体基板、pwellはp
-型ウエル、ｐ−TrはpMOSトランジスタ、ｎ−TrはnMOS
トランジスタ、Sp,Dp,Gpはｐ−Trのソース，ドレイン，
ゲート、Sn,Dn,Gnはｎ−Trのソース，ドレイン，ゲー
ト、＋VDDは電源端子、Vssは接地端子、OUTは出力端子
である。
CMOS回路においてはこのようなインバータが多く形成さ
れるが、この場合、Spとnsubとpwellによって寄生pnpト
ランジスタ（pnpTr）が、またSnとpwellとnsubによって
寄生npnトランジスタ（npnTr）が構成され、またその端
子間には寄生抵抗R1,R2,R3が存在する。
れるが、この場合、Spとnsubとpwellによって寄生pnpト
ランジスタ（pnpTr）が、またSnとpwellとnsubによって
寄生npnトランジスタ（npnTr）が構成され、またその端
子間には寄生抵抗R1,R2,R3が存在する。
そして同図に示す電源パスから明らかなように前記寄生
素子はサイリスタを構成し、ラッチアップと称する異常
現象はこのサイリスタ動作によって生ずる。
素子はサイリスタを構成し、ラッチアップと称する異常
現象はこのサイリスタ動作によって生ずる。
即ち、例えば外部回路に接続されたDnから雑音電流が流
入し、この電流が大きいと、npnTrは〔ON〕状態とな
り、＋VDD端子からR2,R3を介してVss端子に電流が流れ
る。ここでR2両端の電圧がpnpTrのベース電圧より高く
なると、pnpTrは〔ON〕状態になる。
入し、この電流が大きいと、npnTrは〔ON〕状態とな
り、＋VDD端子からR2,R3を介してVss端子に電流が流れ
る。ここでR2両端の電圧がpnpTrのベース電圧より高く
なると、pnpTrは〔ON〕状態になる。
そしてこの時、pnpTrを介してnpnTrのベースに電流が流
れpnpTrをより〔ON〕状態にし、この結果npnTrとpnpTr
よりなるループに正帰還がかかり、サイリスタが抵抗状
態になる。
れpnpTrをより〔ON〕状態にし、この結果npnTrとpnpTr
よりなるループに正帰還がかかり、サイリスタが抵抗状
態になる。
従って一度大きな雑音電流が注入されると、この雑音電
流がなくなっても電源端子間に定常的な大電流が流れ、
電源を遮断せずに放置すれば配線の断線，素子破壊等を
起こす。
流がなくなっても電源端子間に定常的な大電流が流れ、
電源を遮断せずに放置すれば配線の断線，素子破壊等を
起こす。
このような現象をラッチアップと称するが、これ対して
はnpnTrのベース抵抗即ちR1の値が大きい程不利にな
る。
はnpnTrのベース抵抗即ちR1の値が大きい程不利にな
る。
そこで従来ラッチアップ耐性の高いCMOS半導体装置を形
成する手段として、ウエルの不純物濃度を高め、且つカ
ウンタードーズを行ってウエル内トランジスタのチャネ
ル領域のキャリア濃度を選択的に低めてその閾値電圧を
制御する製造方法が提案されている。
成する手段として、ウエルの不純物濃度を高め、且つカ
ウンタードーズを行ってウエル内トランジスタのチャネ
ル領域のキャリア濃度を選択的に低めてその閾値電圧を
制御する製造方法が提案されている。
第５図は、上記従来方法で形成したCMOS半導体装置の模
式側断面図である。
式側断面図である。
同図において、１はn-型シリコン基板、２はｐ型ウエ
ル、３は閾値調整用p-型カウンタドーズ領域、４はゲー
トSiO2膜、５はゲート電極、６はn+型ソース領域、７は
n+型ドレイン領域、８はp+型ソース領域、７はp+型ドレ
イン領域、10はn+型基板コンタクト領域、11はp+型ウエ
ル・コンタクト領域、12はフィールドSiO2膜、13はｎ型
チャネルストッパ、14はｐ型チャネルストッパ、ｎ−Tr
はnMOSトランジスタ、 ｐ−TrはpMOSトランジスタを示す。
ル、３は閾値調整用p-型カウンタドーズ領域、４はゲー
トSiO2膜、５はゲート電極、６はn+型ソース領域、７は
n+型ドレイン領域、８はp+型ソース領域、７はp+型ドレ
イン領域、10はn+型基板コンタクト領域、11はp+型ウエ
ル・コンタクト領域、12はフィールドSiO2膜、13はｎ型
チャネルストッパ、14はｐ型チャネルストッパ、ｎ−Tr
はnMOSトランジスタ、 ｐ−TrはpMOSトランジスタを示す。
しかしかかる従来の製造方法によるCMOS半導体装置にお
いては、nMOSトランジスタｎ−Trのソース，ドレイン領
域6,7と接合を形成するｐ型ウエル２のキャリア濃度が
従来に比べて２倍近くに増加せしめられるので、その接
合容量が増大し、該nMOSトランジスタｎ−Trの動作速度
が低下するという問題があった。
いては、nMOSトランジスタｎ−Trのソース，ドレイン領
域6,7と接合を形成するｐ型ウエル２のキャリア濃度が
従来に比べて２倍近くに増加せしめられるので、その接
合容量が増大し、該nMOSトランジスタｎ−Trの動作速度
が低下するという問題があった。
第１図は本発明の方法により製造されたCMOS半導体装置
の一実施例を示す模式側断面図である。
の一実施例を示す模式側断面図である。
上記問題点は同図に示す構造を形成するに際して、一導
電型半導体基板（１）に反対導電型ウエル（15）を形成
する工程、該反対導電型ウエル（15）内に一導電型不純
物をイオン注入手段を用い選択的にカウンタドープして
該反対導電型ウエル（15）よりも低キャリア濃度の第１
の反対導電型領域（16）を形成する工程、反対導電型不
純物をイオン注入して該第１の反対導電型領域（16）の
表面部に該第１の反対導電型領域（16）より高キャリア
濃度で且つ該反対導電型ウエル（15）よりも低キャリア
濃度の第２の反対導電型領域（17）を形成する工程、該
第２の反対導電型領域17を表面部に有する該第１の反対
導電型領域（16）上にゲート絶縁膜（４）を介してゲー
ト電極（５）を形成する工程、該ゲート電極（５）をマ
スクにして一導電型不純物をイオン注入し該第２の反対
導電型領域（17）を表面部に有する該第１の反対導電型
領域（16）内に対向する第１、第２の一導電型領域（6
n）、（7n）を形成する工程を有する本発明による半導
体装置の製造方法によって解決される。
電型半導体基板（１）に反対導電型ウエル（15）を形成
する工程、該反対導電型ウエル（15）内に一導電型不純
物をイオン注入手段を用い選択的にカウンタドープして
該反対導電型ウエル（15）よりも低キャリア濃度の第１
の反対導電型領域（16）を形成する工程、反対導電型不
純物をイオン注入して該第１の反対導電型領域（16）の
表面部に該第１の反対導電型領域（16）より高キャリア
濃度で且つ該反対導電型ウエル（15）よりも低キャリア
濃度の第２の反対導電型領域（17）を形成する工程、該
第２の反対導電型領域17を表面部に有する該第１の反対
導電型領域（16）上にゲート絶縁膜（４）を介してゲー
ト電極（５）を形成する工程、該ゲート電極（５）をマ
スクにして一導電型不純物をイオン注入し該第２の反対
導電型領域（17）を表面部に有する該第１の反対導電型
領域（16）内に対向する第１、第２の一導電型領域（6
n）、（7n）を形成する工程を有する本発明による半導
体装置の製造方法によって解決される。
即ち本発明においては、ウエルを高キャリア濃度にしそ
の抵抗を下げることによってラッチアップに対する耐性
を高め、且つウエルの上層部にイオン注入手段によるカ
ウンタドープによってソース，ドレイン領域よりも深い
第１の低キャリア濃度領域を形成してソース，ドレイン
領域の接合容量を減少せしめ、更にチャネル形成部に第
１の低キャリア濃度領域よりも高濃度で且つウエルより
も低濃度の第２の低キャリア濃度領域をイオン注入手段
により形成して閾値電圧の調整を行うものであり、これ
によって、外部ノイズに強く且つ高速で動作するCMOS半
導体装置が形成される。
の抵抗を下げることによってラッチアップに対する耐性
を高め、且つウエルの上層部にイオン注入手段によるカ
ウンタドープによってソース，ドレイン領域よりも深い
第１の低キャリア濃度領域を形成してソース，ドレイン
領域の接合容量を減少せしめ、更にチャネル形成部に第
１の低キャリア濃度領域よりも高濃度で且つウエルより
も低濃度の第２の低キャリア濃度領域をイオン注入手段
により形成して閾値電圧の調整を行うものであり、これ
によって、外部ノイズに強く且つ高速で動作するCMOS半
導体装置が形成される。
以下本発明を図示実施例により具体的に説明する。
第１図は本発明の方法を用いて形成したCMOS半導体装置
の第１の実施例の模式側断面図、第２図は第１の実施例
におけるウエル内キャリア濃度のプロファイル図、第３
図は本発明の方法を用いて形成したCMOS半導体装置の第
２の実施例の模式側断面図である。
の第１の実施例の模式側断面図、第２図は第１の実施例
におけるウエル内キャリア濃度のプロファイル図、第３
図は本発明の方法を用いて形成したCMOS半導体装置の第
２の実施例の模式側断面図である。
全図を通じ同一対象物は同一符号で示す。
本発明に係る半導体装置の製造方法においては、例えば
CMOSインバータにおける一実施例を示す第１図のよう
に、例えば５×1014cm-3程度のキャリア濃度を有するn-
型シリコン基板１の主面に、ラッチアップ耐性を増すた
め従来より２倍程度高い、例えば１×1017cm-3程度のキ
ャリア濃度を有せしめられた深さ５μｍ程度のｐ型ウエ
ル15をイオン注入手段を用いて形成し、 該ｐ型ウエル15の上層部に、ソース，ドレイン領域の深
さ近傍で、ラッチアップ耐性を考慮しない従来の６×10
16cm-3程度のウエル濃度よりも更に低いキャリア濃度を
有し、ソース，ドレイン領域の接合容量の減少に寄与す
る、深さ0.7〜１μｍ程度のp--型の第１の不純物導入領
域16をイオン注入手段による逆導電型不純物のカウンタ
ドープにより形成する。
CMOSインバータにおける一実施例を示す第１図のよう
に、例えば５×1014cm-3程度のキャリア濃度を有するn-
型シリコン基板１の主面に、ラッチアップ耐性を増すた
め従来より２倍程度高い、例えば１×1017cm-3程度のキ
ャリア濃度を有せしめられた深さ５μｍ程度のｐ型ウエ
ル15をイオン注入手段を用いて形成し、 該ｐ型ウエル15の上層部に、ソース，ドレイン領域の深
さ近傍で、ラッチアップ耐性を考慮しない従来の６×10
16cm-3程度のウエル濃度よりも更に低いキャリア濃度を
有し、ソース，ドレイン領域の接合容量の減少に寄与す
る、深さ0.7〜１μｍ程度のp--型の第１の不純物導入領
域16をイオン注入手段による逆導電型不純物のカウンタ
ドープにより形成する。
そして該p--型第１の不純物導入領域16の表面部に通常
通り1020cm-3程度のキャリア濃度を有する深さ3000Å程
度のn+型ソース領域６とn+型ドレイン領域７がをイオン
注入手段を用いて形成し、 チャネル形成領域即ちn+型ソース領域６とn+型ドレイン
領域７の離間領域の表層部に、閾値電圧を調整するため
の例えば６×1016cm-3程度のキャリア濃度を有する深さ
1000Å程度のp-型第２の不純物導入領域17をイオン注入
手段を用いて形成する。
通り1020cm-3程度のキャリア濃度を有する深さ3000Å程
度のn+型ソース領域６とn+型ドレイン領域７がをイオン
注入手段を用いて形成し、 チャネル形成領域即ちn+型ソース領域６とn+型ドレイン
領域７の離間領域の表層部に、閾値電圧を調整するため
の例えば６×1016cm-3程度のキャリア濃度を有する深さ
1000Å程度のp-型第２の不純物導入領域17をイオン注入
手段を用いて形成する。
なお上記ソース領域６にウエル15と同電位が印加される
場合には、該ソース領域６に接合容量が生じないので、
ソース領域６の一部即ちドレイン領域７に近い一部の領
域が閾値調整のために該p--型第１の不純物導入領域16
内に包含されていればよい。
場合には、該ソース領域６に接合容量が生じないので、
ソース領域６の一部即ちドレイン領域７に近い一部の領
域が閾値調整のために該p--型第１の不純物導入領域16
内に包含されていればよい。
上記以外の製造方法及び構造は通常のCMOSインバータと
同様で、図中、４はゲートSiO2膜、５は例えば多結晶シ
リコンよりなるゲート電極、８はp+型ソース領域、９は
p+型ドレイン領域、10はn+型基板コンタクト領域、11は
p+型ウエル・コンタクト領域、12はフィールドSiO2膜、
13は1017cm-3程度のキャリア濃度を有するｎ型チャネル
ストッパ、14は1017cm-3程度のキャリア濃度を有するｐ
型チャネルストッパ、18は不純物ブローク用SiO2膜、19
はPSG層間絶縁膜、20a〜20fは例えばアルミニウム等よ
りなる電極配線、ｎ−TrはnMOSトランジスタ、ｐ−Trは
pMOSトランジスタを示す。
同様で、図中、４はゲートSiO2膜、５は例えば多結晶シ
リコンよりなるゲート電極、８はp+型ソース領域、９は
p+型ドレイン領域、10はn+型基板コンタクト領域、11は
p+型ウエル・コンタクト領域、12はフィールドSiO2膜、
13は1017cm-3程度のキャリア濃度を有するｎ型チャネル
ストッパ、14は1017cm-3程度のキャリア濃度を有するｐ
型チャネルストッパ、18は不純物ブローク用SiO2膜、19
はPSG層間絶縁膜、20a〜20fは例えばアルミニウム等よ
りなる電極配線、ｎ−TrはnMOSトランジスタ、ｐ−Trは
pMOSトランジスタを示す。
前記のように本発明の方法によりCMOS半導体装置を形成
するに際して、nMOSトランジスタｎ−Tr領域における上
記ｐ型ウエル15は、基板１面にマスク接合によって硼素
（Ｂ）を例えばドーズ量2.0×1013cm-2,加速エネルギー
160KeV程度の条件で選択的にイオン注入し、窒素（N2）
中において1200℃程度で180分程度熱処理することによ
って形成する。
するに際して、nMOSトランジスタｎ−Tr領域における上
記ｐ型ウエル15は、基板１面にマスク接合によって硼素
（Ｂ）を例えばドーズ量2.0×1013cm-2,加速エネルギー
160KeV程度の条件で選択的にイオン注入し、窒素（N2）
中において1200℃程度で180分程度熱処理することによ
って形成する。
またp--型第１の不純物導入領域16は、チャネルストッ
パ13,14及びフィールドSiO2膜12形成後、pMOSトランジ
スタｐ−Tr形成領域上をマスクで覆い、ｐ型ウエル15面
にｐ型キャリアをコンペンセートするためのｎ型不純物
である燐（Ｐ）を、例えばドーズ量1.5×1012cm-2,加速
エネルギー180KeV程度で選択的にイオン注入することに
よりカウンタドープし、N2中1100℃において60分程度熱
処理することによって形成される。
パ13,14及びフィールドSiO2膜12形成後、pMOSトランジ
スタｐ−Tr形成領域上をマスクで覆い、ｐ型ウエル15面
にｐ型キャリアをコンペンセートするためのｎ型不純物
である燐（Ｐ）を、例えばドーズ量1.5×1012cm-2,加速
エネルギー180KeV程度で選択的にイオン注入することに
よりカウンタドープし、N2中1100℃において60分程度熱
処理することによって形成される。
そしてまた、閾値電圧調整のためp-型第２の不純物導入
領域17を形成する不純物イオン注入上記第１の不純物導
入領域16が完成した直後に、上記p--型第１の不純物導
入領域16の表面に更に硼素（Ｂ）をイオン注入すること
によって形成する。
領域17を形成する不純物イオン注入上記第１の不純物導
入領域16が完成した直後に、上記p--型第１の不純物導
入領域16の表面に更に硼素（Ｂ）をイオン注入すること
によって形成する。
この際、注入エネルギーは30KeV程度で、ドーズ量は、
例えばゲートSiO2膜４の厚さ300Å，閾値電圧を0.7Vと
する場合、５×1011cm-2程度である。
例えばゲートSiO2膜４の厚さ300Å，閾値電圧を0.7Vと
する場合、５×1011cm-2程度である。
なお該Ｂ注入領域の活性化は、後にソース，ドレイン領
域の活性化と同時に行われる。
域の活性化と同時に行われる。
以上の方法でウエルを形成した場合第２図に示すキャリ
ア濃度のプロファイル図に示すように、当初ｐ型ウエル
15の濃度プロファイルはカーブ（ロ）のようになり、ラ
ッチアップ耐性を考慮しない通常のウエルのプロファイ
ル（イ）に比べて濃度はかなり高い方向に移動してい
る。
ア濃度のプロファイル図に示すように、当初ｐ型ウエル
15の濃度プロファイルはカーブ（ロ）のようになり、ラ
ッチアップ耐性を考慮しない通常のウエルのプロファイ
ル（イ）に比べて濃度はかなり高い方向に移動してい
る。
次いでp--型第１の不純物導入領域16の形成によって、
カーブ（ハ）に示すように表層部の濃度は低下し、ソー
ス，ドレイン6,7の底部近傍深さS/Dの濃度は、（ａ）点
と（ｂ）点で比較すれば判るように通常に比べ低下す
る。
カーブ（ハ）に示すように表層部の濃度は低下し、ソー
ス，ドレイン6,7の底部近傍深さS/Dの濃度は、（ａ）点
と（ｂ）点で比較すれば判るように通常に比べ低下す
る。
しかし、ラッチアップ耐性に貢献する１μｍ以上の深さ
のバルク領域BUの濃度は余り低下せず、（ｃ）点と
（ｄ）点を比較すれば明瞭なように通常構造に比べ大幅
に高濃度となる。
のバルク領域BUの濃度は余り低下せず、（ｃ）点と
（ｄ）点を比較すれば明瞭なように通常構造に比べ大幅
に高濃度となる。
以上のことは、ラッチアップ耐性が増大し、且つソー
ス，ドレイン6,7の接合容量が減少することを示してい
る。
ス，ドレイン6,7の接合容量が減少することを示してい
る。
なお、図中に点線で示した（ニ）のカーブは、p--型第
１の不純物導入領域16の表面部にｐ型不純物をイオン注
入しp-型第２の不純物導入領域17を形成して閾値調整を
行った後の前記実施例の最終的な濃度プロファイルであ
る。
１の不純物導入領域16の表面部にｐ型不純物をイオン注
入しp-型第２の不純物導入領域17を形成して閾値調整を
行った後の前記実施例の最終的な濃度プロファイルであ
る。
次ぎにショートチャネル且されるCMOS半導体装置に本発
明を適用する場合について述べる。
明を適用する場合について述べる。
ショートチャネル化されソース領域６とドレイン領域７
との間隔が極度に狭められるCMOS半導体装置において
は、前記第１の実施例のように第２の不純物導入領域17
を浅く形成した際には、該第２の不純物導入領域17の下
部のキャリア濃度の低い第１の不純物導入領域16内で、
ドレイン領域７から伸びる空乏層がソース領域６に達し
てパンチスルーを起こし、素子が機能しなくなるという
現象を生ずる。
との間隔が極度に狭められるCMOS半導体装置において
は、前記第１の実施例のように第２の不純物導入領域17
を浅く形成した際には、該第２の不純物導入領域17の下
部のキャリア濃度の低い第１の不純物導入領域16内で、
ドレイン領域７から伸びる空乏層がソース領域６に達し
てパンチスルーを起こし、素子が機能しなくなるという
現象を生ずる。
かかるショートチャネル効果を防止する構造が、第３図
に示す第２の実施例である。
に示す第２の実施例である。
この構造においては同図に示すように、ソース領域６と
ドレイン領域７の間に選択的に、少なくともソース，ド
レイン領域6,7より深く形成され、且つ閾値電圧調整用
を兼ねるp-型の第２の不純物導入領域117を形成する。
ドレイン領域７の間に選択的に、少なくともソース，ド
レイン領域6,7より深く形成され、且つ閾値電圧調整用
を兼ねるp-型の第２の不純物導入領域117を形成する。
このようにすることにより、チャネル領域の下部のキャ
リア濃度は前記実施例より高まり、ショートチャネル化
された際にもパンチスルーは防止される。
リア濃度は前記実施例より高まり、ショートチャネル化
された際にもパンチスルーは防止される。
なお、該実施例における第２の不純物導入領域117は、
チャネル形成領域即ちソース領域６とドレイン領域７と
の間隔部に当たる領域に、選択的に、深くＢをイオン注
入することにより形成する。
チャネル形成領域即ちソース領域６とドレイン領域７と
の間隔部に当たる領域に、選択的に、深くＢをイオン注
入することにより形成する。
この際ドーズ量は、前記同様の閾値電圧を希望する場
合、第１の実施例よりもやや多くする必要があり、加速
エネルギーはソース，ドレイン領域6,7の深さが3000Å
程度の場合、100〜120KeV程度が適当である。
合、第１の実施例よりもやや多くする必要があり、加速
エネルギーはソース，ドレイン領域6,7の深さが3000Å
程度の場合、100〜120KeV程度が適当である。
以上本発明をｐ型ウエルについて説明したが、本発明は
ツインタブ構造におけるｎ型ウエルに対しても適用され
るのは勿論である。但し、この場合第1,第２の不純物導
入領域は、上記実施例と反対の導電型になる。
ツインタブ構造におけるｎ型ウエルに対しても適用され
るのは勿論である。但し、この場合第1,第２の不純物導
入領域は、上記実施例と反対の導電型になる。
以上説明のように本発明によれば、ラッチアップ耐性が
高く、且つソース，ドレインの接合容量の小さい、所定
の閾値電圧を有するCMOS半導体装置が形成されるので、
外部ノイズに強い高速のCMOSICが提供される。
高く、且つソース，ドレインの接合容量の小さい、所定
の閾値電圧を有するCMOS半導体装置が形成されるので、
外部ノイズに強い高速のCMOSICが提供される。
第１図は本発明に係るCMOS半導体装置の第１の実施例の
模式側断面図、 第２図は第１の実施例におけるウエル内キャリア濃度の
プロファイル図、 第３図は本発明の第２の実施例の模式側断面図、 第４図はCMOSインバータの構成を示す等価回路を含む模
式側断面図、 第５図は従来方法で形成したCMOS半導体装置の模式側断
面図である。 図において、 １はn-型シリコン基板、 ２はｐ型ウエル、 ３は閾値調整用p-型カウンタドーズ領域、 ４はゲートSiO2膜、 ５はゲート電極、 ６はn+型ソース領域、 ７はn+型ドレイン領域、 ８はp+型ソース領域、 ９はp+型ドレイン領域、 10はn+型基板コンタクト領域、 11はp+型ウエル・コンタクト領域、 12はフィールドSiO2膜、 13はｎ型チャネルストッパ、 14はｐ型チャネルストッパ、 15はｐ型ウエル、 16はp--型第１の不純物導入領域、 17,117はp-型第２の不純物導入領域、 18は不純物ブロック用SiO2膜、 19はPSG層間絶縁膜、 20a,20b,20c,20d,20e,20fは電極配線 を示す。
模式側断面図、 第２図は第１の実施例におけるウエル内キャリア濃度の
プロファイル図、 第３図は本発明の第２の実施例の模式側断面図、 第４図はCMOSインバータの構成を示す等価回路を含む模
式側断面図、 第５図は従来方法で形成したCMOS半導体装置の模式側断
面図である。 図において、 １はn-型シリコン基板、 ２はｐ型ウエル、 ３は閾値調整用p-型カウンタドーズ領域、 ４はゲートSiO2膜、 ５はゲート電極、 ６はn+型ソース領域、 ７はn+型ドレイン領域、 ８はp+型ソース領域、 ９はp+型ドレイン領域、 10はn+型基板コンタクト領域、 11はp+型ウエル・コンタクト領域、 12はフィールドSiO2膜、 13はｎ型チャネルストッパ、 14はｐ型チャネルストッパ、 15はｐ型ウエル、 16はp--型第１の不純物導入領域、 17,117はp-型第２の不純物導入領域、 18は不純物ブロック用SiO2膜、 19はPSG層間絶縁膜、 20a,20b,20c,20d,20e,20fは電極配線 を示す。
Claims (1)
- 【請求項１】一導電型半導体基板（１）に反対導電型ウ
エル（15）を形成する工程、 該反対導電型ウエル（15）内に一導電型不純物をイオン
注入手段を用い選択的にカウンタドープして該反対導電
型ウエル（15）よりも低キャリア濃度の第１の反対導電
型領域（16）を形成する工程、 反対導電型不純物をイオン注入して該第１の反対導電型
領域（16）の表面部に該第１の反対導電型領域（16）よ
り高キャリア濃度で且つ該反対導電型ウエル（15）より
も低キャリア濃度の第２の反対導電型領域（17）を形成
する工程、 該第２の反対導電型領域17を表面部に有する該第１の反
対導電型領域（16）上にゲート絶縁膜（４）を介してゲ
ート電極（５）を形成する工程、 該ゲート電極（５）をマスクにして一導電型不純物をイ
オン注入し該第２の反対導電型領域（17）を表面部に有
する該第１の反対導電型領域（16）内に対向する第１、
第２の一導電型領域（6n）、（7n）を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194511A JPH0770605B2 (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194511A JPH0770605B2 (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254460A JPS6254460A (ja) | 1987-03-10 |
| JPH0770605B2 true JPH0770605B2 (ja) | 1995-07-31 |
Family
ID=16325743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60194511A Expired - Fee Related JPH0770605B2 (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770605B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2732093B2 (ja) * | 1988-11-09 | 1998-03-25 | セイコーインスツルメンツ株式会社 | 半導体装置およびその製造方法 |
| JP2837821B2 (ja) * | 1994-04-15 | 1998-12-16 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体デバイス |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117587A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Insulating gate type field effect semiconductor device |
| DE2813566A1 (de) * | 1977-04-01 | 1978-10-05 | Nat Semiconductor Corp | Integrierter schaltungsaufbau |
| JPS58124269A (ja) * | 1982-01-21 | 1983-07-23 | Nec Corp | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
| JPS59200459A (ja) * | 1983-04-28 | 1984-11-13 | Toshiba Corp | 相補型半導体装置及びその製造方法 |
-
1985
- 1985-09-03 JP JP60194511A patent/JPH0770605B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254460A (ja) | 1987-03-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
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