JPS6254460A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 トランジスタの形成されるウェルの不純物濃度を通常よ
り高濃度にしてラッチアップ耐性を増し、該ウェルの上
層部に低濃度領域を設けその中にソース、ドレインを形
成することによってソース。

ドレインの接合容量を減らし、チャネル形成領域にやや
高濃度の領域を形成して闇値電圧を調整したＣＭＯＳ半
導体装置。

〔産業上の利用分野〕

本発明はＣＭＯＳ半導体装置の構造の改良に係り、特に
ラッチアップ耐性を高め且つ高速化を図るＣＭＯＳ半導
体装置の構造に関する。

ＬＳＩ等高集積化される半導体Ｉ’Ｃにおいては高集積
化に伴って、寄生容量や配線抵抗の増大等に起因して動
作速度が低下する傾向があり、高速化に対する要望が高
まっている。

一方ＣＭＯ３Ｉ　Ｃにおいては、インバータ回路を構成
するｎＭＯＳトランジスタと９ＭＯ３）ランジスタ間に
基板の内部を介して寄生するサイリスクが、外部回路か
ら該インバータ回路に流入する大電流ノイズによって（
ＯＮ）することによって生ずるラッチアップ現象によっ
て素子が破壊されるという問題があり、ラッチアップ耐
性が大きく且つ高速動作速度を有するＣＭＯ３半導体装
置が要望されている。

〔従来の技術〕

第４図はＣＭＯＳインバータの構成を示す等価回路を含
む模式側断面図で、図中、ｎ　ｓｕｂは　ｎ−型半導体
基板、ｐｗａＬＬはｐ−型ウェル、ｐ−Ｔｒは９ＭＯ３
）ランリスク、ｎ−ＴｒはｎＭＯ３）ランリスク、ＳＰ
、Ｄｐ、Ｇｐはｐ−Ｔｒのソース、ドレイン、ゲート、
Ｓ、１．Ｄ、、Ｇ、はｎ−Ｔｒのソース。

ドレイン、ゲート、＋Ｖｏｏは電源端子、ＶＳＳは接地
端子、ＯＵＴは出力端子である。

ＣＭＯ３回路においてはこのようなインバータが多く形
成されるが、この場合、Ｓ、とｎ　ｓｕｂとｐｗａＬＬ
によって寄生ｐｎｐｌ−ランジスタ（ｐｎｐＴｒ）が、
またＳ７とｐｗ、ＬＬとｎ５ｕｂによって寄生ｎｐｎト
ランジスタ（ｎｐｎＴｒ）が構成され、またその端子間
には寄生抵抗Ｒｌ、　Ｒｚ、　Ｒ３が存在する。

そして同図に示す電源バスから明らかなように前記寄生
素子はサイリスタを構成し、ラッチアップと称する異常
現象はこのサイリスク動作によって生ずる。

即ち、例えば外部回路に接続されたＤ７から雑音電流が
流入し、この電流が大きいと、ｎｐｎＴｒは〔ＯＮ〕状
態となり、＋Ｖｏｏ端子からＲＩＲ３を介してＶＳＳ端
子に電流が流れる。ここでＲ２両端の電圧がｐｎｐＴｒ
のベース電圧より高くなると、ｐｎｐＴｒは〔ＯＮ〕状
態になる。

そしてこの時、ｐｎｐＴｒを介してｎｐｎＴｒのベース
に電流が流れｐｎｐＴｒをより〔ＯＮ〕状態にし、この
結果ｎｐｎＴｒとｐｎｐＴｒよりなるループに正帰還が
かかり、サイリスタが抵抗状態になる。

従って一度大きな雑音電流が注入されると、この雑音電
流がなくなっても電源端子間に定常的な大電流が流れ、
電源を遮断せずに放置すれば配線の断線、素子破壊等を
起こす。

このような現象をラフチアツブと称するが、これに対し
てはｎｐｎＴｒのベース抵抗即ちＲ１Ｏ値が大きい程不
利になる。

そこで従来ラッチアップ耐性の高いＣＭＯ３半導体装置
を形成する手段として、ウェルの不純物濃度を高め、且
つカウンタードーズを行ってウェル内トランジスタのチ
ャネル領域のキャリア濃度を選択的に低めてその闇値電
圧を制御する製造方法が提供されている。

第５図は、上記従来方法で形成したＣＭＯ３半導体装置
の模式側断面図である。

同図において、１はｎ−型シリコン基板、２はｐ型ウェ
ル、３は閾値調整用ｐ−型カウンタドーズ領域、４はゲ
ー）　ＳｉＯ□膜、５はゲート電極、６はｎ′型ソース
領域、７はｎ＋型ドレイン領域、８はｐ１型ソース領域
、９はｐ１型ドレイン領域、１０はｎ゛型基板コンタク
ト領域、１１はｐ゛型ウェル・コンタクト領域、１２は
フィールド５ｉ０２膜、１３はｎ型チャネルストッパ、
１４はｎ型チャネルストッパ、ｎ−ＴｒはｎＭＯ３）ラ
ンリスク、ｐ−Ｔｒは９ＭＯ３）ランリスクを示す。

〔発明が解決しようとする問題点〕

しかしかかる従来構造においては、ｎＭＯ３）ランリス
クｎ−Ｔｒのソース、ドレイン領域６，７と接合を形成
するｐ型ウェル２のキャリア濃度が従来に比べて２倍近
くに増加せしめられるので、その接合容量が増大し、該
ｎＭＯ３）ランリスクｎ−Ｔｒの動作速度が低下すると
いう問題があった。

〔問題点を解決するための手段〕

第１図は本発明の一実施例を示す模式側断面図である。

上記問題点は同図に示すように、−導電型半導体基板（
１）と、該半導体基板（１）に形成された反対導電型ウ
ェル（１５）と、該ウェル（１５）内に形成された該ウ
ェル（１５）より低キャリア濃度の第１の反対導電型領
域（１６）と、該第１の反対導電型領域（１６）内に全
体が包含されて配設された第１の一導電型領域（７）と
、該第１の反対導電型領域（１６）内に少なくとも一部
が包含され該第１の一導電型領域（７）と対向して配設
された第２の一導電型領域（６）と、該第１の一導電型
領域（７）と第２の一導電型領域（６）との間に形成さ
れた該第１の反対導電型領域（１６）より高キャリア濃
度で且つ該反対導電型ウェル（１５）より低キャリア濃
度の第２の反対導電型領域（１７）と、該第２の反対導
電型領域（１７）上にゲート絶縁膜（４）を介して載設
されたゲート電極（５）とを含んでなる本発明による半
導体装置によって解決される。

〔作　用〕

即ち本発明においては、ウェルを高キャリア濃度にしそ
の抵抗を下げることによってラフチアツブに対する耐性
を高め、且つウェルの上層部にソース、ドレイン領域よ
りも深い第１の低キャリア濃度領域を設けてソース、ド
レイン領域の接合容量を減少せしめ、更にチャネル形成
部に第１の低キャリア濃度領域よりも高濃度で且つウェ
ルよりも低濃度の第２の低キャリア濃度領域を形成して
闇値電圧の調整を行うものであり、これによって、外部
ノイズに強（且つ高速で動作するＣＭＯ３半導体装置が
形成される。

〔実施例〕

以下本発明を図示実施例により具体的に説明する。

第１図は本発明に係るＣＭＯ３半導体装置の第１の実施
例の模式側断面図、第２図は第１の実施例におけるウェ
ル内キャリア濃度のプロファイル図、第３図は本発明の
第２の実施例の模式側断面図である。

全図を通じ同一対象物は同一符合で示す。

本発明に係るＣＭＯ３半導体装置は、例えばＣＭＯＳイ
ンバータにおける一実施例を示す第１図のように、例え
ば５Ｘ１０１４Ω−３程度のキャリア濃度を有するｎ−
型シリコン基板１の主面に、ラッチアップ耐性を増すた
め従来より２倍程度高い、例えばＩ　ＸＩＯ”ｃｍ−’
程度のキャリア濃度を有せしめられた深さ５μｍ程度の
ｐ型ウェル１５が形成され、 該ｐ型ウェル１５の上層部に、ソース、ドレイン領域の
深さ近傍で、ラッチアップ耐性を考慮しない従来の５　
ｘ　ｌ　Ｑ　Ｉ　６　ＣＭ−３程度のウェル濃度よりも
更に低いキャリア濃度を有し、ソース、ドレイン領域の
接合容量の減少に寄与する、深さ０．７〜１μｍ程度の
ｐ−型の第１の不純物導入領域１６が形成される。

そして該ｐ−型第１の不純物導入領域１６の表面部に通
常通りＩＱ２６ａｍ−’程度のキャリア濃度を有する深
さ３０００人程度０ｎ°型ソース領域６とｎ゛型トドレ
イン領域７形成され、 チャネル形成領域即ちｎ゛゛ソース領域６とｎ゛型トド
レイン領域７離間領域の表層部に、闇値電圧を調整する
ための例えば５　ＸＩＱＩ６ｃｍ−’程度のキャリア濃
度を有する深さ１０００人程度０ｐ−型第２の不純物導
入領域（カウンタドーズ領域）１７が形成される。

なお上記ソース領域６にウェル１５と同電位が印加され
る場合には、該ソース領域６に接合容量が生じないので
、ソース領域６の一部即ちドレイン領域７に近い一部の
領域が閾値調整のために該ｐ−型第１の不純物導入領域
１６内に包含されていればよい。

上記以外の構造は通常のＣＭＯＳインバータと同様で、
図中、４はゲートＳｉＯ□膜、５は例えば多結晶シリコ
ンよりなるゲート電極、８はｐ°型ソース領域、９はｐ
゛型トドレイン領域１０はｎ“型基板コンタクト領域、
１１はｐ°型ウェル・コンタクト領域、１２はフィール
ドＳｉＯ２膜、１３は１９１７ｃｍ−’程度のキャリア
濃度を有するｎ型チャネルストッパ、１４はＩＱ”ｃｍ
−’程度のキャリア濃度を有するｐ型チャネルストッパ
、１日は不純物ブロック用ＳｉＯ２膜、１９はＰＳＧ層
間絶縁膜、２０ａ〜２０ｆは例えばアルミニウム等より
なる電極配線、ｎ−ＴｒはｎＭＯ３トランジスタ、ｐ−
ＴｒはｐＭＯＳトランジスタを示す。

上記本発明に係る構造を形成するに際して、ｎＭＯ３）
ランリスタｎ　−Ｔ　ｒ　領域における上記ｐ型ウェル
１５は、基板１面にマスク整合によって硼素（Ｂ）を例
えばドーズｉｔ　２．０Ｘ１０′ｆｆロー２．加速エネ
ルギ−１６０ＫｅＶ程度の条件で選択的にイオン注入し
、窒素（ＮＺ）中において１２００℃程度で１８０分程
炭熱処理することによって形成される。

またｐ−型第１の不純物導入領域１６は、チャネルスト
ッパ１３．１４及びフィールドＳｉＯ□膜１２形成後、
ｐＭＯ３）ランジスタｐ−Ｔｒ形成領域上をマスクで覆
い、ｐ型ウェル１５面にｐ型キャリアをコンペンセート
するためのｎ型不純物である燐（Ｐ）を、例えばドーズ
量１．５Ｘ１０”ロー２．加速エネルギ−１８０ＫｅＶ
程度で選択的にイオン注入し、Ｎ２中１１００℃におい
て６０分程度熱処理することによって形成される。

そしてまた、閾値電圧調整のためのｐ−型第２の不純物
導入領域１７を形成する不純物イオン注入即ちカウンタ
ードーズは、上記第１の不純物導入領域１６が完成した
直後に、上記ｐ−型第１の不純物導入領域１６の表面に
更に硼素（Ｂ）をイオン注入することによって形成され
る。

この際、注入エネルギーは３０にｅＶ程度で、ドーズ量
は、例えばゲートＳｉＯ□膜４の厚さ３００人、閾値電
圧を０．７ｖとする場合、５　Ｘ　１０１１　ａＩＩ−
Ｚ程度である。

なお該Ｂ注入領域の活性化は、後にソース、ドレイン領
域の活性化と同時に行われる。

以上の方法でウェルを形成した場合第２図に示すキャリ
ア濃度のプロファイル図に示すように、当初ｐ型ウェル
１５の濃度プロファイルはカーブ（ロ）のようになり、
ラッチアップ耐性を考慮しない通常のウェルのプロファ
イル（イ）に比べて濃度はかなり高い方向に移行してい
る。　　　　　゛次いでｐ−型第１の不純物導入領域１
６の形成によって、カーブ（ハ）に示すように表層部の
濃度は低下し、ソース、ドレイン６．７゛の底部近傍深
さＳ／Ｄの濃度は、（ａ）点と（′ｂ）点で比較すれば
判るように通常に比べ低下する。

しかし、ラッチアップ耐性に貴献する１μｍ以上の深さ
のバルク領域ＢＵの濃度は余り低下せず、（Ｃ１点と（
ｄ１点を比較すれば明瞭なように通常構造に比べ大幅に
高濃度となる。

以上のことは、ラッチアップ耐性が増大し、且つソース
、ドレイン６．７の接合容量が減少することを示してい
る。

なお、図中に点線で示した（二）のガープは、カウンタ
ードーズを行って闇値調整を行った後の前記実施例の最
終的な濃度プロファイルである。

次ぎにショートチャネル化されるＣＭＯ３半導体装置に
本発明を適用する場合について述べる。

ショートチャネル化されソース領域６とドレイン領域７
との間隔が極度に狭められるＣＭＯ３半導体装置におい
ては、前記第１の実施例のように第２の不純物導入領域
１７を浅く形成した際には、該第２の不純物導入領域１
７の下部のキャリア濃度の低い第１の不純物導入領域１
６内で、ドレイン領域７から伸びる空乏層がソース領域
６に達してバンチスルーを起こし、素子が機能しなくな
るという現象を生ずる。

かかるショートチャネル効果を防止する構造が、第３図
に示す第２の実施例である。

この構造においては同図に示すように、ソース領域６と
ドレイン領域７の間に選択的に、少なくともソース、ド
レイン領域６．７より深く形成され、且つ闇値電圧調整
用を兼ねるｐ〜型の第２の不純物導入領域１１７が設け
られる。

このようにすることにより、チャネル領域の下部のキャ
リア濃度は前記実施例より高まり、ショートチャネル化
された際にもパンチスルーは防止される。

なお、該実施例における第２の不純物導入領域１１７は
、前述したカウンタードーズに際して、チャネル形成領
域即ちソース領域６とドレイン領域７との間隔部に当た
る領域に、選択的に、深くＢがイオン注入される。

この際ドーズ量は、前記同様の闇値電圧を希望する場合
、第１の実施例よりもやや多くする必要があり、加速エ
ネルギーはソース、ドレイン領域６，７の深さが３００
０人程度０場合、１００〜１２０ＫｅＶ程度が適当であ
る。

以上本発明をｐ型ウェルについて説明したが、本発明は
ツインタブ構造におけるｎ型ウェルに対しても適用され
るのは勿論である。但し、この場合第１．第２の不純物
導入領域は、上記実施例と反対の導電型になる。

〔発明の効果〕

以上説明のように本発明によれば、ラフチアツブ耐性が
高く、且つソース、ドレインの接合容量の小さい、所定
の闇値電圧を有するＣＭＯ３半導体装置が形成されるの
で、外部ノイズに強い高速のＣＭＯ３ＩＣが提供される
。

【図面の簡単な説明】

第１図は本発明に係るＣＭＯ３半導体装置の第１の実施
例の模式側断面図、 第２図は第１の実施例におけるウェル内キャリア濃度の
プロファイル図、 第３図は本発明の第２の実施例の模式側断面図、第４図
はＣＭＯＳインバータの構成を示す等価回路を含む模式
側断面図、 第５図は従来方法で形成したＣＭＯ３半導体装置の模式
側断面図である。 図において、 １はｎ−型シリコン基板、 ２はｐ型ウェル、 ３は閾値調整用ｐ−型カウンタドーズ領域、４はゲート
ＳｉＯ□膜、 ５はゲート電極、 ６はｎ・型ソース領域、 ７はｎ＋型ドレイン領域、 ８はｐ０型ソース領域、 ９はｐＩ型トドレイン領域 １０はｎ゛型基板コンタクト領域、 １１はｐ０型ウェル・コンタクト領域、１２はフィール
ドＳｉＯ□膜、 Ａづｔ　　ｇｑｔニイｉ、”ｔｃＭｏｓｒ樽４％ｔｑ９
６２ａ　犬２０１ｑ；ａ　Ｋ、　４ｔ１ｍ　ｍ　ｍ 第３　図 ｃｓｏｓイソ／（゛−タｎ別面垣は各をと勤む模式便り
ｌＴ調朽第４図

Claims (1)

1. 【特許請求の範囲】 一導電型半導体基板（１）と、 該半導体基板（１）に形成された反対導電型ウェル（１
   ５）と、 該ウェル（１５）内に形成された該ウェル（１５）より
   低キャリア濃度の第１の反対導電型領域（１６）と、該
   第１の反対導電型領域（１６）内に全体が包含されて配
   設された第１の一導電型領域（７）と、該第１の反対導
   電型領域（１６）内に少なくとも一部が包含され該第１
   の一導電型領域（７）と対向して配設された第２の一導
   電型領域（６）と、該第１の一導電型領域（７）と第２
   の一導電型領域（６）との間に形成された該第１の反対
   導電型領域（１６）より高キャリア濃度で且つ該反対導
   電型ウェル（１５）より低キャリア濃度の第２の反対導
   電型領域（１７）と、 該第２の反対導電型領域（１７）上にゲート絶縁膜（４
   ）を介して載設されたゲート電極（５）とを含んでなる
   ことを特長とする半導体装置。