JPH0770687B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0770687B2 JPH0770687B2 JP61095380A JP9538086A JPH0770687B2 JP H0770687 B2 JPH0770687 B2 JP H0770687B2 JP 61095380 A JP61095380 A JP 61095380A JP 9538086 A JP9538086 A JP 9538086A JP H0770687 B2 JPH0770687 B2 JP H0770687B2
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- JP
- Japan
- Prior art keywords
- input
- region
- channel mosfet
- area
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路に係り、詳しくは、CMOS集積回
路の内部回路形成領域におけるラッチアップ現象防止に
関する。
路の内部回路形成領域におけるラッチアップ現象防止に
関する。
従来の技術 ラッチアップ現象発生の要因は、外部より入出力端子を
通し電荷は流入した場合に、電荷が入出力端子に隣接し
た拡散領域より基板に流れ込み、基板電流となり寄生ト
ランジスタを動作させるためである。
通し電荷は流入した場合に、電荷が入出力端子に隣接し
た拡散領域より基板に流れ込み、基板電流となり寄生ト
ランジスタを動作させるためである。
以下、従来の半導体集積回路について図面を参照しなが
ら説明する。
ら説明する。
第４図は従来の半導体集積回路の配置例を示すものであ
る。
る。
第４図において、５は入出力端子形成領域、６は入出力
回路の形成領域、７は内部回路形成領域を示す。従来の
半導体集積回路では、ラッチアップ現象防止対策を入出
力回路の形成領域６及び内部回路形成領域７にそれぞれ
設けていた。
回路の形成領域、７は内部回路形成領域を示す。従来の
半導体集積回路では、ラッチアップ現象防止対策を入出
力回路の形成領域６及び内部回路形成領域７にそれぞれ
設けていた。
この従来のラッチアップ現象防止対策を以下、説明す
る。
る。
入出力回路の形成領域６及び内部回路形成領域７のそれ
ぞれの領域では、電界効果型ＰチャンネルMOSトランジ
スタ（以下、ＰチャンネルMOSFETと表す）と電界効果型
ＮチャンネルMOSトランジスタ（以下、ＮチャンネルMOS
FETと表す）とを分離形成し、その間に基板と同一導電
形の拡散領域を形成し、基板電流を拡散領域に吸収さす
ことによって、ＰチャンネルMOSFETとＮチャンネルMOSF
ETとの間の電気的経路をしゃ断し、寄生トランジスタを
動作させないようにしてラッチアップ対策をしていた。
ぞれの領域では、電界効果型ＰチャンネルMOSトランジ
スタ（以下、ＰチャンネルMOSFETと表す）と電界効果型
ＮチャンネルMOSトランジスタ（以下、ＮチャンネルMOS
FETと表す）とを分離形成し、その間に基板と同一導電
形の拡散領域を形成し、基板電流を拡散領域に吸収さす
ことによって、ＰチャンネルMOSFETとＮチャンネルMOSF
ETとの間の電気的経路をしゃ断し、寄生トランジスタを
動作させないようにしてラッチアップ対策をしていた。
発明が解決しようとする問題点 しかしながら、従来の半導体集積回路では、ラッチアッ
プ対策のために、入出力回路形成領域だけではなく内部
回路形成領域でもＰチャンネルMOSFETとＮチャンネルMO
SFETとを分離形成していたため、半導体基板（チップ）
面積を減少させることが難しいという問題があった。ま
た、基板電流を拡散領域に吸収さすことでラッチアップ
対策をしていたが、従来のラッチアップ対策では、充分
には基板電流を吸収することはできないという問題があ
った。
プ対策のために、入出力回路形成領域だけではなく内部
回路形成領域でもＰチャンネルMOSFETとＮチャンネルMO
SFETとを分離形成していたため、半導体基板（チップ）
面積を減少させることが難しいという問題があった。ま
た、基板電流を拡散領域に吸収さすことでラッチアップ
対策をしていたが、従来のラッチアップ対策では、充分
には基板電流を吸収することはできないという問題があ
った。
本発明は上記課題を解決するもので、内部回路形成領域
でのラッチアップ現象を防止することができ、内部回路
形成領域のチップ面積を減少させる半導体集積回路を提
供することを目的とする。
でのラッチアップ現象を防止することができ、内部回路
形成領域のチップ面積を減少させる半導体集積回路を提
供することを目的とする。
問題を解決するための手段 本願発明は、ラッチアップ現象の原因となる寄生トラン
ジスタの形成に着目し、半導体基板に入出力端子が形成
される領域（第１の領域）と内部回路が形成される領域
（第３の領域）との間の入出力回路が形成される領域
（第２の領域）において、入出力回路を構成する素子の
うち入出力端子に接続する拡散素子を入出力端子が形成
される領域と接する側の領域（第４の領域）に形成し、
入出力回路を構成する素子のうち入出力端子に接続する
拡散素子を除く素子を内部回路が形成される領域と接す
る側の領域（第５の領域）に配置することを特徴とする
ものである。
ジスタの形成に着目し、半導体基板に入出力端子が形成
される領域（第１の領域）と内部回路が形成される領域
（第３の領域）との間の入出力回路が形成される領域
（第２の領域）において、入出力回路を構成する素子の
うち入出力端子に接続する拡散素子を入出力端子が形成
される領域と接する側の領域（第４の領域）に形成し、
入出力回路を構成する素子のうち入出力端子に接続する
拡散素子を除く素子を内部回路が形成される領域と接す
る側の領域（第５の領域）に配置することを特徴とする
ものである。
作用 本発明では、寄生トランジスタの原因となる拡散素子が
内部回路に接する領域に形成されないので、入出力端子
に接続した拡散素子から内部回路への基板電流が流れ込
むのをしゃ断することができるものである。
内部回路に接する領域に形成されないので、入出力端子
に接続した拡散素子から内部回路への基板電流が流れ込
むのをしゃ断することができるものである。
実施例 以下、本発明を図面に基づいて説明する。
第１図は本発明の一実施例を示す配置図であり、１は入
出力端子形成領域、２は入出力回路を形成する素子のう
ち入出力端子に接続する拡散の形成する領域、３は分離
領域で、入出力回路を形成する素子のうち入出力端子に
接続する拡散を除く素子が形成される。４は内部回路形
成領域を示す。
出力端子形成領域、２は入出力回路を形成する素子のう
ち入出力端子に接続する拡散の形成する領域、３は分離
領域で、入出力回路を形成する素子のうち入出力端子に
接続する拡散を除く素子が形成される。４は内部回路形
成領域を示す。
以下、入出力端子に接続する拡散の形成する領域２また
は分離領域３に形成される入出力回路の一例を、第２図
及び第３図を参照しながら説明する。
は分離領域３に形成される入出力回路の一例を、第２図
及び第３図を参照しながら説明する。
第２図は入力回路をCMOSインバータで構成した例を示す
図である。
図である。
８は入力端子、14は内部回路と接続する信号線である。
ＰチャンネルMOSFET12およびＮチャンネルMOSFET13でCM
OSインバータを構成しており、ＰチャンネルMOSFET12の
ソースは電源に、ＮチャンネルMOSFET13のソースは接地
されている。そして、ＰチャンネルMOSFET12およびＮチ
ャンネルMOSFET13のドレインは内部回路と接続する信号
線14と接続されている。また、ＰチャンネルMOSFET12お
よびＮチャンネルMOSFET13のゲートは入力端子８に接続
されている。ＰチャンネルMOSFET12のソースと入力端子
８の間にはダイオード９が形成され、ＮチャンネルMOSF
ET13のソースと入力端子８の間には、ダイオード10が形
成される。さらに、ＰチャンネルMOSFET12及びＮチャン
ネルMOSFET13のゲートと入力端子８の間には、拡散抵抗
11が形成される。
ＰチャンネルMOSFET12およびＮチャンネルMOSFET13でCM
OSインバータを構成しており、ＰチャンネルMOSFET12の
ソースは電源に、ＮチャンネルMOSFET13のソースは接地
されている。そして、ＰチャンネルMOSFET12およびＮチ
ャンネルMOSFET13のドレインは内部回路と接続する信号
線14と接続されている。また、ＰチャンネルMOSFET12お
よびＮチャンネルMOSFET13のゲートは入力端子８に接続
されている。ＰチャンネルMOSFET12のソースと入力端子
８の間にはダイオード９が形成され、ＮチャンネルMOSF
ET13のソースと入力端子８の間には、ダイオード10が形
成される。さらに、ＰチャンネルMOSFET12及びＮチャン
ネルMOSFET13のゲートと入力端子８の間には、拡散抵抗
11が形成される。
第３図は出力回路をCMOSインバータで構成した例を示す
図である。
図である。
15は出力端子、21は内部回路と接続する信号線である。
ＰチャンネルMOSFET19およびＮチャンネルMOSFET20でCM
OSインバータを構成しており、ＰチャンネルMOSFET19の
ソースは電源に、ＮチャンネルMOSFET20のソースは接地
されている。そして、ＰチャンネルMOSFET19およびＮチ
ャンネルMOSFET20のゲートは、信号線21に接続されてい
る。また、ＰチャンネルMOSFET19およびＮチャンネルMO
SFET20のドレインは出力端子15に接続されている。Ｐチ
ャンネルMOSFET19のソースと入力端子15の間には、ダイ
オード16が形成され、ＮチャンネルMOSFET20のソースと
入力端子15の間には、ダイオード17が形成される。さら
に、ＰチャンネルMOSFET19及びＮチャンネルMOSFET20の
ドレインと入力端子15の間には、拡散抵抗18が形成され
る。
ＰチャンネルMOSFET19およびＮチャンネルMOSFET20でCM
OSインバータを構成しており、ＰチャンネルMOSFET19の
ソースは電源に、ＮチャンネルMOSFET20のソースは接地
されている。そして、ＰチャンネルMOSFET19およびＮチ
ャンネルMOSFET20のゲートは、信号線21に接続されてい
る。また、ＰチャンネルMOSFET19およびＮチャンネルMO
SFET20のドレインは出力端子15に接続されている。Ｐチ
ャンネルMOSFET19のソースと入力端子15の間には、ダイ
オード16が形成され、ＮチャンネルMOSFET20のソースと
入力端子15の間には、ダイオード17が形成される。さら
に、ＰチャンネルMOSFET19及びＮチャンネルMOSFET20の
ドレインと入力端子15の間には、拡散抵抗18が形成され
る。
なお、第２図及び第３図では入力端子及び出力端子を別
々に構成しているが、入力端子と出力端子を共通とし、
入出力端子や、入出力回路を構成しても何ら問題はな
い。
々に構成しているが、入力端子と出力端子を共通とし、
入出力端子や、入出力回路を構成しても何ら問題はな
い。
次に、第２図及び第３図を参照に説明した入力回路及び
出力回路の例を用いてで、第１図に示した入出力端子に
接続する拡散の形成する領域２及び分離領域３の配置に
ついて、詳細に説明する。
出力回路の例を用いてで、第１図に示した入出力端子に
接続する拡散の形成する領域２及び分離領域３の配置に
ついて、詳細に説明する。
上記して説明したように、２は入出力回路を形成する素
子のうち入出力端子に接続する拡散の形成する領域であ
り、第２図に示す入力回路を構成する素子では、ダイオ
ード９及び10、拡散抵抗11がつくり込まれる。そして、
分離領域３には、入力端子８に直接、拡散領域が接続さ
れない素子であるＰチャンネルMOSFET12及びＮチャンネ
ルMOSFET13をつくり込む。
子のうち入出力端子に接続する拡散の形成する領域であ
り、第２図に示す入力回路を構成する素子では、ダイオ
ード９及び10、拡散抵抗11がつくり込まれる。そして、
分離領域３には、入力端子８に直接、拡散領域が接続さ
れない素子であるＰチャンネルMOSFET12及びＮチャンネ
ルMOSFET13をつくり込む。
また、第３図に示す出力回路を構成する素子では、ダイ
オード16、17および拡散抵抗18、ならびに、Ｐチャンネ
ルMOSFET19のドレイン部、ＮチャンネルMOSFET20のドレ
イン部が出力端子15と拡散領域が接続する素子に該当
し、これらの各素子を入出力端子に接続する拡散の形成
する領域２につくり込む。
オード16、17および拡散抵抗18、ならびに、Ｐチャンネ
ルMOSFET19のドレイン部、ＮチャンネルMOSFET20のドレ
イン部が出力端子15と拡散領域が接続する素子に該当
し、これらの各素子を入出力端子に接続する拡散の形成
する領域２につくり込む。
以上のように本発明の実施例では、入出力端子と接続し
た拡散素子を内部回路と分離した位置に配置形成するた
め、入出力端子と内部回路とを接続する寄生トランジス
タが形成されない。このため内部回路形成領域４に対し
てラッチアップ現象の原因となる基板電流の電気的経路
をしゃ断する働きをし、内部回路形成領域４でラッチア
ップ現象が起こりにくくなる。しかも、従来のラッチア
ップ現象対策のようにＰチャンネルMOSFETとＮチャンネ
ルMOSFETを分離形成するのではなく、拡散素子の配置を
限定しているだけなので、チップ面積が増大することも
ない。
た拡散素子を内部回路と分離した位置に配置形成するた
め、入出力端子と内部回路とを接続する寄生トランジス
タが形成されない。このため内部回路形成領域４に対し
てラッチアップ現象の原因となる基板電流の電気的経路
をしゃ断する働きをし、内部回路形成領域４でラッチア
ップ現象が起こりにくくなる。しかも、従来のラッチア
ップ現象対策のようにＰチャンネルMOSFETとＮチャンネ
ルMOSFETを分離形成するのではなく、拡散素子の配置を
限定しているだけなので、チップ面積が増大することも
ない。
また、入出力回路に従来の技術と同様に、ラッチアップ
防止策を設ければ、入出力回路の面積は従来通りである
が、内部回路にラッチアップ防止策を設けなくてすむの
で、全体としてのチップ面積を減少させることができ
る。なお、入出力回路にラッチアップ防止策を設けれ
ば、入出力回路における基板電流は、ラッチアップ防止
策を設けない場合と比較してかなり減少されるので、本
発明と組み合わせることによって、内部回路形成領域４
のラッチアップ現象対策で、より大きな効果が得られ
る。
防止策を設ければ、入出力回路の面積は従来通りである
が、内部回路にラッチアップ防止策を設けなくてすむの
で、全体としてのチップ面積を減少させることができ
る。なお、入出力回路にラッチアップ防止策を設けれ
ば、入出力回路における基板電流は、ラッチアップ防止
策を設けない場合と比較してかなり減少されるので、本
発明と組み合わせることによって、内部回路形成領域４
のラッチアップ現象対策で、より大きな効果が得られ
る。
発明の効果 以上のように本発明は、内部回路と拡散素子とが直接、
接する構成をとらないので、入出力端子に接続した拡散
素子から内部回路へ、ラッチアップ現象の原因となる基
板電流の流れ込みをしゃ断することができ内部回路形成
領域ではラッチアップ現象が起こりにくくなる。
接する構成をとらないので、入出力端子に接続した拡散
素子から内部回路へ、ラッチアップ現象の原因となる基
板電流の流れ込みをしゃ断することができ内部回路形成
領域ではラッチアップ現象が起こりにくくなる。
さらに、入出力回路形成領域にラッチアップ現象対策を
行えば、内部回路形成領域におけるラッチアップ現象は
ほとんどなくなり、ラッチアップ現象防止策を内部回路
形成領域には設けなくてすみ、内部回路の面積を減少さ
せることもできる。
行えば、内部回路形成領域におけるラッチアップ現象は
ほとんどなくなり、ラッチアップ現象防止策を内部回路
形成領域には設けなくてすみ、内部回路の面積を減少さ
せることもできる。
第１図は本発明の一実施例を示す配置図、第２図は入力
回路の一例を示す図、第３図は出力回路の一例を示す
図、第４図は従来例を示す配置図である。 １……入出力端子形成領域、２……入出力端子に接続す
る拡散の形成する領域、３……分離領域、４……内部回
路形成領域。
回路の一例を示す図、第３図は出力回路の一例を示す
図、第４図は従来例を示す配置図である。 １……入出力端子形成領域、２……入出力端子に接続す
る拡散の形成する領域、３……分離領域、４……内部回
路形成領域。
Claims (2)
- 【請求項１】半導体基板に入出力端子が形成される第１
の領域と、入出力回路が形成される第２の領域と、内部
回路が形成される第３の領域とを有し、前記第２の領域
は前記第１の領域と第３の領域との間に配置し、前記第
２の領域は、前記第１の領域と接する第４の領域と前記
第３の領域と接する第５の領域とを有し、前記入出力回
路を構成する素子のうち前記入出力端子に接続する拡散
素子を前記第４の領域に配置し、前記入出力回路のうち
前記第４の領域に配置した素子を除く素子を第５の領域
に配置することを特徴とする半導体集積回路。 - 【請求項２】第２の領域に、電界効果型ＰチャンネルMO
Sトランジスタと電界効果型ＮチャンネルMOSトランジス
タとを分離形成し、前記電界効果型ＰチャンネルMOSト
ランジスタと前記電界効果型ＮチャンネルMOSトランジ
スタとの間に半導体基板と同一導電形の拡散領域を形成
する特許請求の範囲第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095380A JPH0770687B2 (ja) | 1986-04-24 | 1986-04-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095380A JPH0770687B2 (ja) | 1986-04-24 | 1986-04-24 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153965A Division JPH08298292A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62252163A JPS62252163A (ja) | 1987-11-02 |
| JPH0770687B2 true JPH0770687B2 (ja) | 1995-07-31 |
Family
ID=14136040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61095380A Expired - Lifetime JPH0770687B2 (ja) | 1986-04-24 | 1986-04-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770687B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116084A (en) * | 1976-03-25 | 1977-09-29 | Sharp Corp | Protective device for complementary mos field-effect type transistor |
| US4066918A (en) * | 1976-09-30 | 1978-01-03 | Rca Corporation | Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits |
| JPS5950557A (ja) * | 1982-09-17 | 1984-03-23 | Toshiba Corp | 半導体装置 |
| JPS6058657A (ja) * | 1983-09-12 | 1985-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6079741A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体集積回路装置のレイアウト方式 |
-
1986
- 1986-04-24 JP JP61095380A patent/JPH0770687B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62252163A (ja) | 1987-11-02 |
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