JPH0770997B2 - 位相比較器 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、位相同期ループ（PLL）に関し、特に位相同
期ループの構成要素の一つである位相比較器に関する。

〔概要〕

本発明は、入力信号と電圧制御発振器（VCO）出力信号
との位相差を検出し、制御信号を出力する手段を備えた
位相同期ループにおける位相比較器において、 上記入力信号を多段に遅延し、この遅延出力信号の中か
ら遅延時間の異なる二つの遅延出力信号を選択し論理演
算を行うことにより所定のパルス幅のパルス出力信号を
発生させ、このパルス出力信号と上記電圧制御発振器の
出力信号との位相を比較し、位相差に比例した信号を上
記制御信号として出力する手段を設けることにより、 位相同期ループのループ利得をスイッチの切換えなしに
変えられるようにしたものである。

〔従来の技術〕

従来、光ディスク装置等の位相同期ループは、第７図に
示されるように、位相比較器11、低域ろ波器12および電
圧制御発振器（VCO）13で構成され、媒体の欠陥等によ
る入力信号201の位相ずれに対しては、位相比較器11か
らのアップ信号210またはダウン信号211によって、低域
ろ波器12の特性を変え、系のループ利得を変更し同期ず
れを防止していた。

〔発明が解決しようとする問題点〕

上述した従来の位相比較器を用いた位相同期ループは、
位相比較器11によって、位相ずれを検出し、出力される
アップ信号210またはダウン信号211によって、低域ろ波
器12のろ波特性を制御するための電界効果トランジスタ
またはアナログスイッチを駆動し、低域ろ波器12を構成
する抵抗またはコンデンサの値を変更して、特性を変え
同期ずれを防止している。従って、位相比較器11として
は、複雑で高精度のものを必要とするうえに、電界効果
トランジスタまたはアナログスイッチのスイッチングノ
イズが大きいと、そのスイッチングノイズにより同期ず
れが起こる欠点があった。

本発明の目的は、上記の欠点を除去することにより、簡
単に構成できかつそれを用いた位相同期ループのループ
ゲインを変更でき、スイッチングノイズの発生を防止で
きる位相比較器を提供することにある。

〔問題点を解決するための手段〕

本発明は、入力信号と電圧制御発振器の出力信号との位
相差を検出し制御信号を出力する位相比較回路を備えた
位相同期ループにおける位相比較器において、前記入力
信号を基準としてそれぞれの遅延時間だけ遅延された複
数の遅延出力信号を出力する遅延回路と、外部からの選
択信号に応じて前記複数の遅延出力信号の中から一つの
遅延出力信号を選択して出力する第一の選択回路と、前
記外部からの選択信号に応じて前記第一の選択回路で選
択された遅延出力信号よりも遅延された遅延出力信号を
選択して出力する第二の選択回路と、前記第一の選択回
路からの遅延出力信号および前記第二の選択回路からの
遅延出力信号に基づいたパルス幅を有するパルス出力信
号を出力するパルス出力回路とを備え、前記位相比較回
路は、前記パルス出力回路からのパルス出力信号および
前記電圧制御発振器からの出力信号に基づいて論理積演
算を行い、その結果得られる前記入力信号と前記電圧制
御発振器からの出力信号との位相ずれを補正するための
位相誤差信号を前記制御信号として出力する回路手段を
備えたことを特徴とする。

〔作用〕

本発明は、遅延回路により入力信号が多段に遅延された
遅延出力信号を発生させ、第一および第二の選択回路で
それぞれ相異なる遅延出力信号を選択し、パルス出力回
路によりこれら二つの遅延出力について所定の論理演算
を行うことにより、所定のパルス幅のパルス出力信号を
得る。そしてこのパルス出力信号と電圧制御発振器の出
力信号との位相差に比例した信号を制御信号として出力
する。従って、パルス出力信号のパルス幅を遅延出力信
号を選択することにより任意に変えることにより、制御
信号のパルス幅を任意に変えることができ、これにより
位相同期回路の利得をスイッチの切換えなしに任意に変
化させることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック構成図
である。入力信号101を多段に遅延して遅延出力信号102
〜108を出力する遅延回路としての遅延線１と、遅延出
力信号102〜108の中の一つをセレクト信号109〜111の制
御の下で選択し、セレクト出力信号115を出力する第一
の選択回路としてのセレクター２と、セレクター２のセ
レクト出力信号115より遅れるように、遅延出力信号102
〜108の内の一つをセレクト信号112〜114の制御の下で
選択し、セレクト出力信号116を出力する第二の選択回
路としてのセレクター３と、セレクト出力信号115と、
セレクト出力信号116をインバータ４で反転させたセレ
クト反転出力信号117との論理積をとり、規定のパルス
幅のパルス出力信号118を出力するアンドゲート５と、
パルス出力信号118と図外の電圧制御発振器（VCO）の出
力であるVCO出力信号119との論理積をとることによっ
て、位相差に比例する出力信号であるアップ信号121を
出力するアンドゲート７と、パルス出力信号118と、VCO
出力信号119をインバータ６で反転したVCO反転出力信号
120との論理積をとることによって位相差に比例する出
力信号であるダウン信号122を出力するアンドゲート８
とを含んでいる。なお、インバータ４とアンドゲート５
とはパルス出力回路を構成し、インバータ６とアンドゲ
ート７および８とは位相比較回路を構成する。

本発明の特徴は、第１図において、遅延線１、セレクタ
ー２および３、インバータ４および６、アンドゲート
５、７および８を設けたことにある。

次に、本実施例の動作について第２図ないし第７図およ
び表を参照して説明する。第２図は、パルス出力信号11
8がパルス幅1/2Tおよび3/4Tのときの第１図の動作タイ
ミング図、第３図はパルス出力信号118がパルス幅1/2T
のときの位相比較特性図、第４図はパルス出力信号118
がバス幅3/4Tのときの位相比較特性図、第５図はパルス
出力信号118がパルス幅1/2Tのときに位相ずれがあると
きの動作タイミング図、第６図はパルス出力信号118が
パルス幅3/4Tのときに位相ずれがあるときの動作タイミ
ング図、表はセレクター２および３のセレクト出力とセ
レクト信号の関係を示す。

いま第２図において出力信号101のパルス幅すなわちハ
イレベルの幅がＴ、ローレベルの幅がＴの整数倍とする
と、遅延線１は、入力信号101を1/8T遅延した遅延出力
信号102を出力し順次1/8Tずつ遅延した遅延出力信号103
〜108を出力する。まずセレクト信号109、110および111
がそれぞれローレベル、ハイレベルおよびローレベルの
とき、セレクター２は遅延出力信号103をセレクト出力
信号115として出力し、セレクト信号112、 113および114がそれぞれローレベル、ハイレベルおよび
ハイレベルのとき、セレクター３は遅延出力信号107を
セレクト出力信号116として出力するので、アンドゲー
ト５はセレクト出力信号115と、セレクト出力信号116の
反転であるセレクト反転出力信号117との論理積をと
り、パルス幅1/2Tのパルス出力信号118を出力する。そ
してアンドゲート７はパルス出力信号118とVCO出力信号
119との論理積をとり、同期していればパルス幅1/4Tの
アップ信号121を出力し、アンドゲート８はパルス出力
信号118とVCO出力信号119の反転であるVCO反転出力信号
120との論理積をとり、同期していればバス幅1/4Tのダ
ウン信号122を出力する。

このときの位相比較特性は第３図に示されるように三角
波特性となり、第５図を参照すると、同期しているとき
はアップ信号121およびダウン信号122ともパルス幅1/4T
の出力であり、位相誤差出力は相対的に「０」となり、
入力信号101の位相が±π/2ずれると、アップ信号121ま
たはダウン信号122はパルス幅が1/2Tとなり、反対側の
ダウン信号またはアップ信号はパルス幅が0Tとなるの
で、位相誤差出力は相対的に「１」または「−１」とな
る。

次に、セレクト信号109、110および111がそれぞれハイ
レベル、ローレベルおよびローレルのとき、セレクター
２は遅延出力信号102をセレクト出力信号115として出力
し、セレクト信号112、113および114がそれぞれハイレ
ベル、ハイレベルおよびハイレベルのとき、セレクター
３は遅延出力信号108をセレクト出力信号116として出力
するので、アンドゲート５はセレクト出力信号115と、
セレクト出力信号116の反転であるセレクト反転出力信
号117との論理積をとり、パルス幅が3/4Tのパルス出力
信号118を出力し、アンドゲート７はパルス出力信号118
とVCO出力信号119の論理積をとり、同期していればパル
ス幅が3/8Tのアップ信号121を出力し、アンドゲート８
は、パルス出力信号118と、VCO出力信号119の反転であ
るVCO反転出力信号120との論理積をとり、同期していれ
ばパルス幅が3/8Tのダウン信号122を出力する。

このときの位相比較特性は、第４図に示されるように台
形波特性となり、第６図を参照すると、同期していると
きは、アップ信号121およびダウン信号122ともパルス幅
が3/8Tの出力となり、位相誤差出力は相対的に「０」と
なる。また入力信号の位相が±π/2ずれると、アップ信
号121まはたダウン信号122のパルス幅は1/2Tとなるが、
反対側のダウン信号121またはアップ信号122のパルス幅
は、1/8Tおよび−1/8Tとなるので位相誤差出力は相対的
に「1/2」または「−1/2」となる（実際には±π/4から
位相誤差出力は相対的に±1/2となる。）。

なお、第１図において、遅延線１の遅延出力信号は７本
で示したが、必要に応じてこの出力信号の本数は設定さ
れる。当然ながらセレクター２および３も遅延線１の遅
延出力信号の本数によってその入力線およびセレクト信
号本数が設定される。

また第１表に示されるように、セレクト信号109〜111ま
たは112〜114がすべてローレベルのときは、セレクト出
力信号115または116はローレベルとなる。セレクト出力
信号115がローレベルとなるとアップ信号121およびダウ
ン信号122はローレベルとなるので、このときこの位相
比較器はリセット状態であるとする。

さらに第１図には図示されていなくて、第２図のみに図
示されているが、セレクト信号109〜111および112〜114
の値の変更は、遅延出力信号108の立下りに同期するも
のとする。

〔発明の効果〕

以上説明したように、本発明は、遅延回路よりの遅延出
力信号をセレクターで適当に選択してパルス出力信号の
パルス幅を変え、位相誤差出力を変更することにより、
位相同期回路のループゲインの変更をスイッチングノイ
ズの発生もなく任意の時点で容易に行えかつ位相を同期
させることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図。 第２図はパルス出力信号118のパルス幅が1/2Tおよび3/4
Tのときの第１図の動作タイミング図。 第３図はパルス出力信号118のパルス幅が1/2Tのときの
位相比較特性図。 第４図はパルス出力信号118のパルス幅が3/4Tのときの
位相比較特性図。 第５図はパルス出力信号118のパルス幅が1/2Tのときに
位相ずれがあるときの第１図の動作タイミング図。 第６図はパルス出力信号118のパルス幅が3/4Tのときに
位相ずれがあるときの第１図の動作タイミング図。 第７図は位相同期ループ（PLL）の構成を示すブロック
図。 １……遅延線、２、３……セレクター、４、６……イン
バータ、５、７、８……アンドゲート、11……位相比較
器、12……低域ろ波器、13……電圧制御発振器、101、2
01……入力信号、102〜108……遅延出力信号、109〜114
……セレクト信号、115、116……セレクト出力信号、11
7、120……VCO反転出力信号、118……パルス出力信号、
119、202……VCO出力信号、121、210……アップ信号、1
22、211……ダウン信号、203……制御信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号と電圧制御発振器の出力信号との
   位相差を検出し制御信号を出力する位相比較回路を備え
   た位相同期ループにおける位相比較器において、 前記入力信号を基準としてそれぞれの遅延時間だけ遅延
   された複数の遅延出力信号を出力する遅延回路と、 外部からの選択信号に応じて前記複数の遅延出力信号の
   中から一つの遅延出力信号を選択して出力する第一の選
   択回路と、 前記外部からの選択信号に応じて前記第一の選択回路で
   選択された遅延出力信号よりも遅延された遅延出力信号
   を選択して出力する第二の選択回路と、 前記第一の選択回路からの遅延出力信号および前記第二
   の選択回路からの遅延出力信号に基づいたパルス幅を有
   するパルス出力信号を出力するパルス出力回路と を備え、 前記位相比較回路は、前記パルス出力回路からのパルス
   出力信号および前記電圧制御発振器からの出力信号に基
   づいて論理積演算を行い、その結果得られる前記入力信
   号と前記電圧制御発振器からの出力信号との位相ずれを
   補正するための位相誤差信号を前記制御信号として出力
   する回路手段を備えた ことを特徴とする位相比較器。