JPH0771046B2 - 半帯域幅デジタルフィルタ - Google Patents
半帯域幅デジタルフィルタInfo
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- JPH0771046B2 JPH0771046B2 JP63168662A JP16866288A JPH0771046B2 JP H0771046 B2 JPH0771046 B2 JP H0771046B2 JP 63168662 A JP63168662 A JP 63168662A JP 16866288 A JP16866288 A JP 16866288A JP H0771046 B2 JPH0771046 B2 JP H0771046B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデジタルフィルタ、特にビデオデータなどの圧
縮に好適な半帯域デジタルフィルタに関する。
縮に好適な半帯域デジタルフィルタに関する。
［従来技術とその問題点］ デジタルデータ伝送のデータ速度（レート）低減のた
め、他のアルゴリズムに先立ちできる限り低いサンプリ
ング周波数を使用するべきである。この速度はレベル研
究所のH.ナイキストにより定義され、予想最高周波数の
２倍である。予想最高周波数が4.2MHzであるビデオデー
タにあっては、ナイキスト速度である8.5〜9.0MHzのサ
ンプリングする場合の問題点は周知の通りである。入力
信号のエイリアシング防止フィルタは直線性の良い位相
及びステップ減衰特性を得ることが困難である。実際問
題として、ナイキスト速度でサンプリングを行うのは困
難である。従来のアナログ型エイリアシング防止フィル
タは本質的に周知の問題を有し、実用上の最低サンプリ
ング速度はビデオ副搬送波（サブキァリア）周波数の４
倍であり、ビデオ副搬送波周波数の３倍のサンプリング
速度は極めて複雑な回路を用いて初めて実現できる。同
様に、デジタルフィルタも大変複雑であると理解されて
いた。デジタル有限インパルス応答（FIR）フィルタは
多素子遅延線に沿って信号を処理し、各素子の出力にあ
る重み係数を掛けて、この重み付けした出力を総て加算
して出力信号を得る。
め、他のアルゴリズムに先立ちできる限り低いサンプリ
ング周波数を使用するべきである。この速度はレベル研
究所のH.ナイキストにより定義され、予想最高周波数の
２倍である。予想最高周波数が4.2MHzであるビデオデー
タにあっては、ナイキスト速度である8.5〜9.0MHzのサ
ンプリングする場合の問題点は周知の通りである。入力
信号のエイリアシング防止フィルタは直線性の良い位相
及びステップ減衰特性を得ることが困難である。実際問
題として、ナイキスト速度でサンプリングを行うのは困
難である。従来のアナログ型エイリアシング防止フィル
タは本質的に周知の問題を有し、実用上の最低サンプリ
ング速度はビデオ副搬送波（サブキァリア）周波数の４
倍であり、ビデオ副搬送波周波数の３倍のサンプリング
速度は極めて複雑な回路を用いて初めて実現できる。同
様に、デジタルフィルタも大変複雑であると理解されて
いた。デジタル有限インパルス応答（FIR）フィルタは
多素子遅延線に沿って信号を処理し、各素子の出力にあ
る重み係数を掛けて、この重み付けした出力を総て加算
して出力信号を得る。
このように、斯かる従来のデジタルデータ速度圧縮装置
は複雑になるので、従来装置よりも簡単であり且つ低サ
ンプリング速度の装置が望まれていた。
は複雑になるので、従来装置よりも簡単であり且つ低サ
ンプリング速度の装置が望まれていた。
［発明の概要］ 本発明のデジタルフィルタは、デジタル入力データを抜
き取り（デシメート）、次に出力デジタルデータを補間
するデジタルデータ速度圧縮技法を用いて、簡単な係数
の半帯域幅のデジタルフィルタが得られる。アナログ入
力データをデジタイズ（アナログ・デジタル変換）して
ナイキストサンプリング速度の少なくとも２倍、例えば
テレビジョン装置の場合には副搬送波周波数の５倍の速
度で、アナログ・デジタル変換器（ADC）内においてサ
ンプリングする。このADCの変換速度の半分の速度で奇
及び偶サンプルを別の多素子延線にクロックする。偶数
サンプルは偶遅延線の中心対称に対で加算し、次に簡単
なシフト及び加算を用いて重み付けする。この加算し重
み付けした偶数サンプル対は互いに加算し、奇遅延線の
出力で奇数サンプルと加算してナイキストサンプリング
速度限界に近いデシメイト出力デジタル信号を得る。或
いは奇及び偶出力をマルチプレックスして、最初のサン
プリング速度の補間出力デジタル信号を得る。
き取り（デシメート）、次に出力デジタルデータを補間
するデジタルデータ速度圧縮技法を用いて、簡単な係数
の半帯域幅のデジタルフィルタが得られる。アナログ入
力データをデジタイズ（アナログ・デジタル変換）して
ナイキストサンプリング速度の少なくとも２倍、例えば
テレビジョン装置の場合には副搬送波周波数の５倍の速
度で、アナログ・デジタル変換器（ADC）内においてサ
ンプリングする。このADCの変換速度の半分の速度で奇
及び偶サンプルを別の多素子延線にクロックする。偶数
サンプルは偶遅延線の中心対称に対で加算し、次に簡単
なシフト及び加算を用いて重み付けする。この加算し重
み付けした偶数サンプル対は互いに加算し、奇遅延線の
出力で奇数サンプルと加算してナイキストサンプリング
速度限界に近いデシメイト出力デジタル信号を得る。或
いは奇及び偶出力をマルチプレックスして、最初のサン
プリング速度の補間出力デジタル信号を得る。
［実施例］ まづ最初に、第７図を参照してsinX/X曲線のパルス入力
に対する理想的な線形位相アナログ低域通過フィルタの
時間領域応答を説明する。もしフィルタの出力を適当な
時間にサンプリングして半帯域幅フィルタを得ると、奇
数サンプルＯは中心で最大値になり、それ以外の部分で
は総てゼロであることが判る。一方、偶数サンプルＥは
最大値以下の正又は負の値である。また、この出力は中
心の最大値に対して左右対称である。有限インパルス応
答デジタルフィルタは、前述の如く各サンプルに重み付
けをしたアナログフィルタの応答で模写することができ
る。
に対する理想的な線形位相アナログ低域通過フィルタの
時間領域応答を説明する。もしフィルタの出力を適当な
時間にサンプリングして半帯域幅フィルタを得ると、奇
数サンプルＯは中心で最大値になり、それ以外の部分で
は総てゼロであることが判る。一方、偶数サンプルＥは
最大値以下の正又は負の値である。また、この出力は中
心の最大値に対して左右対称である。有限インパルス応
答デジタルフィルタは、前述の如く各サンプルに重み付
けをしたアナログフィルタの応答で模写することができ
る。
しかし、第１図に示す本発明のデータ速度圧縮法を用い
る半帯域幅フィルタは、入力として複数の順次サンプル
からなるデジタイズ信号を有する。順次のサンプルを交
互に２個の遅延線、即ち偶数遅延線10と奇数遅延線12に
クロックする。第７図の表示を用いると、偶数遅延線10
内のサンプルは、対称対の加算と各加算対のシフト及び
加算とにより重み付けをする。奇数遅延線12は１つを除
き総てゼロであるので、偶数遅延線10よりも短い。遅延
線10及び12の出力は出力加算器／シフタ14と補間マルチ
プレクサ（MUX）16への入力となる。加算器／シフタ14
とMUX16の出力は最終MUX18への入力となり、その出力は
フィルタ（ろ波）された入力となる。
る半帯域幅フィルタは、入力として複数の順次サンプル
からなるデジタイズ信号を有する。順次のサンプルを交
互に２個の遅延線、即ち偶数遅延線10と奇数遅延線12に
クロックする。第７図の表示を用いると、偶数遅延線10
内のサンプルは、対称対の加算と各加算対のシフト及び
加算とにより重み付けをする。奇数遅延線12は１つを除
き総てゼロであるので、偶数遅延線10よりも短い。遅延
線10及び12の出力は出力加算器／シフタ14と補間マルチ
プレクサ（MUX）16への入力となる。加算器／シフタ14
とMUX16の出力は最終MUX18への入力となり、その出力は
フィルタ（ろ波）された入力となる。
第２図は第１図の半帯域幅デジタルフィルタの詳細図で
ある。入力ビデオ信号はADC20によりナイキスト限界よ
りはるかに高い、例えばテレビジョンビデオ装置の場合
にはビデオ副搬送波周波数の５倍であるビデオ信号の特
性周波数の整数倍である周波数CLK（第３図（ｂ）参
照）でサンプリングされる。ADC20からのデータのクロ
ック読出しは、偶数サンプルと奇数サンプルとに分割さ
れ、サンプリング速度の半分のクロックである1/2CLK
（第３図（ｃ）参照）により２つの異なる信号路を通る
ようにする。ここで、偶数サンプルは偶数サンプル遅延
線10に入力され、奇数サンプルは奇数サンプル遅延線12
に入力される。このようにして、総てのデータを処理す
るが、各信号路を通るデータ速度はADCのサンプリング
周波数の半分であることに注目されたい。各遅延線10、
12は、単なるデータラッチであるを可とする複数の遅延
素子22を有する。奇数遅延線12の遅延素子22の数は偶数
遅延線10の遅延素子数よりも少なく、遅延した奇数サン
プルが偶数サンプルと正しく加算されるようにする。各
遅延素子22からのサンプルとノードＡ〜Ｊで示す偶数遅
延線10への入力サンプルは対称データ対をなす。各対称
対、即ちA/J,B/I,C/H,D/G及びE/Fは夫々の加算器24e〜2
4aに入力される。これら加算器24a〜24eの出力は夫々の
重み付け回路26a〜26eで重み付けされる。総ての重み付
け回路26a〜26eの出力は主加算回路28で加算されて偶数
サンプル出力を得る。奇数遅延線12の出力におけるラッ
チ23は奇数出力を偶数出力と同期させる作用をする。次
に、偶数及び奇数遅延線の出力は、第１図にて説明した
如く加算器14で加算される。なお、遅延線10内の遅延素
子22及び加算器24は一方のデータ路となり、遅延線12は
他方のデータ路となり、重み付け回路26及び加算回路28
は係数組合せ手段となり、加算器／シフタ（デシメーシ
ョン出力手段）14及びMUX（補間出力手段）16は再組合
せ手段となり、MUX18は選択手段となる。
ある。入力ビデオ信号はADC20によりナイキスト限界よ
りはるかに高い、例えばテレビジョンビデオ装置の場合
にはビデオ副搬送波周波数の５倍であるビデオ信号の特
性周波数の整数倍である周波数CLK（第３図（ｂ）参
照）でサンプリングされる。ADC20からのデータのクロ
ック読出しは、偶数サンプルと奇数サンプルとに分割さ
れ、サンプリング速度の半分のクロックである1/2CLK
（第３図（ｃ）参照）により２つの異なる信号路を通る
ようにする。ここで、偶数サンプルは偶数サンプル遅延
線10に入力され、奇数サンプルは奇数サンプル遅延線12
に入力される。このようにして、総てのデータを処理す
るが、各信号路を通るデータ速度はADCのサンプリング
周波数の半分であることに注目されたい。各遅延線10、
12は、単なるデータラッチであるを可とする複数の遅延
素子22を有する。奇数遅延線12の遅延素子22の数は偶数
遅延線10の遅延素子数よりも少なく、遅延した奇数サン
プルが偶数サンプルと正しく加算されるようにする。各
遅延素子22からのサンプルとノードＡ〜Ｊで示す偶数遅
延線10への入力サンプルは対称データ対をなす。各対称
対、即ちA/J,B/I,C/H,D/G及びE/Fは夫々の加算器24e〜2
4aに入力される。これら加算器24a〜24eの出力は夫々の
重み付け回路26a〜26eで重み付けされる。総ての重み付
け回路26a〜26eの出力は主加算回路28で加算されて偶数
サンプル出力を得る。奇数遅延線12の出力におけるラッ
チ23は奇数出力を偶数出力と同期させる作用をする。次
に、偶数及び奇数遅延線の出力は、第１図にて説明した
如く加算器14で加算される。なお、遅延線10内の遅延素
子22及び加算器24は一方のデータ路となり、遅延線12は
他方のデータ路となり、重み付け回路26及び加算回路28
は係数組合せ手段となり、加算器／シフタ（デシメーシ
ョン出力手段）14及びMUX（補間出力手段）16は再組合
せ手段となり、MUX18は選択手段となる。
第３図は入力パルス（ａ）が半帯域幅デジタルフィルタ
により処理される様子を示している。第３図（ｂ）及び
（ｃ）は夫々サンプリングクロックCLK及び処理クロッ
ク1/2CLKであり，デジタルフィルタのタイミングを発生
する。入力データサンプルはCLK周期で発生するので、
もし1/2CLKの交互のトランジションでADC20の出力を読
み出すと、ADC20からのデータサンプル総てが処理され
る。偶数遅延線10の出力（ｄ）は1/2CLKの前縁に対応す
るトランジションを示し、奇数遅延線12の出力（ｅ）は
1/2CLKの後縁を示す。出力（ｄ）及び（ｅ）を第７図の
理想アナログフィルタの応答特性と比較すると、デジタ
ル応答とアナログ応答との相関は明かである。加算器／
シフタ14からのデシメーション出力（ｆ）は、奇数遅延
線12の出力（ｅ）をラッチ23により半クロックサイクル
1/2CLK遅延させた、両遅延線10、12の出力（ｄ）及び
（ｅ）の平均加算である。補間MUX16からの補間出力
（ｇ）は1/2CLKが正のとき偶数遅延線10の出力（ｄ）が
出力に現れ、1/2CLKが負のとき奇数遅延線12の出力
（ｅ）が出力に現れて、CLKレートで出力を生じること
を示す。半帯域幅フィルタの動作は、理解を容易にする
ために単パルス入力（ａ）について図示しているが、任
意のパルスについても正常に動作すること勿論である。
により処理される様子を示している。第３図（ｂ）及び
（ｃ）は夫々サンプリングクロックCLK及び処理クロッ
ク1/2CLKであり，デジタルフィルタのタイミングを発生
する。入力データサンプルはCLK周期で発生するので、
もし1/2CLKの交互のトランジションでADC20の出力を読
み出すと、ADC20からのデータサンプル総てが処理され
る。偶数遅延線10の出力（ｄ）は1/2CLKの前縁に対応す
るトランジションを示し、奇数遅延線12の出力（ｅ）は
1/2CLKの後縁を示す。出力（ｄ）及び（ｅ）を第７図の
理想アナログフィルタの応答特性と比較すると、デジタ
ル応答とアナログ応答との相関は明かである。加算器／
シフタ14からのデシメーション出力（ｆ）は、奇数遅延
線12の出力（ｅ）をラッチ23により半クロックサイクル
1/2CLK遅延させた、両遅延線10、12の出力（ｄ）及び
（ｅ）の平均加算である。補間MUX16からの補間出力
（ｇ）は1/2CLKが正のとき偶数遅延線10の出力（ｄ）が
出力に現れ、1/2CLKが負のとき奇数遅延線12の出力
（ｅ）が出力に現れて、CLKレートで出力を生じること
を示す。半帯域幅フィルタの動作は、理解を容易にする
ために単パルス入力（ａ）について図示しているが、任
意のパルスについても正常に動作すること勿論である。
次に、単純係数の半帯域幅デジタルフィルタを使用する
本発明のcodec（符号器／復号器）の実用回路例を第４
図及び第５図に示す。まず、第４図を参照する。ADC20
からのデジタルデータは、例えばテレビジョンビデオ信
号の場合には副搬送波周波数の５倍の如きサンプリング
周期FCLKで、A/D出力ラッチ30内にクロックされる。こ
のA/D出力ラッチ30からのデータは半速度クロック1/2CL
Kの負のエッジ/CLKで奇数遅延線12内にクロックされ、
また1/2CLKの正のエッジCLKで偶数遅延線10内にクロッ
クされる。奇数遅延線12は遅延素子22として作用する直
列接続の複数のラッチを有する。この奇数遅延線12内の
ラッチ22は/CLKでクロックされ、出力ラッチ23はCLKで
クロックされて奇数遅延線12の出力を偶数遅延線10の出
力と同期させる。奇数遅延線12と偶数遅延線10の出力は
加算器14に入力され、その出力は加算入力の半分であり
偶数及び奇数サンプルの最終重み係数を与える。加算器
14の出力はオーバーシュートクリッパ32を介して出力ラ
ッチ34に入力される。このクリッパ32は一つの入力CMD
と夫々の他の入力線を有する複数の並列ORゲートで構成
されている。出力ラッチ34の出力はサンプリング速度の
半分にデータ圧縮される。このデータ圧縮、即ちデシメ
ートされた信号は出力MUX18に入力される。
本発明のcodec（符号器／復号器）の実用回路例を第４
図及び第５図に示す。まず、第４図を参照する。ADC20
からのデジタルデータは、例えばテレビジョンビデオ信
号の場合には副搬送波周波数の５倍の如きサンプリング
周期FCLKで、A/D出力ラッチ30内にクロックされる。こ
のA/D出力ラッチ30からのデータは半速度クロック1/2CL
Kの負のエッジ/CLKで奇数遅延線12内にクロックされ、
また1/2CLKの正のエッジCLKで偶数遅延線10内にクロッ
クされる。奇数遅延線12は遅延素子22として作用する直
列接続の複数のラッチを有する。この奇数遅延線12内の
ラッチ22は/CLKでクロックされ、出力ラッチ23はCLKで
クロックされて奇数遅延線12の出力を偶数遅延線10の出
力と同期させる。奇数遅延線12と偶数遅延線10の出力は
加算器14に入力され、その出力は加算入力の半分であり
偶数及び奇数サンプルの最終重み係数を与える。加算器
14の出力はオーバーシュートクリッパ32を介して出力ラ
ッチ34に入力される。このクリッパ32は一つの入力CMD
と夫々の他の入力線を有する複数の並列ORゲートで構成
されている。出力ラッチ34の出力はサンプリング速度の
半分にデータ圧縮される。このデータ圧縮、即ちデシメ
ートされた信号は出力MUX18に入力される。
奇数遅延線12の出力は補間ラッチ36にも入力され、その
出力は補間MUX16の一側の入力となる。偶数遅延線10の
出力の一部は第２オーバーシュートクリッパ38を介して
補間MUX16の他側に入力される。NANDゲート40はフィル
タイネーブル信号FILTERによりイネーブルされる。NAND
ゲート40の出力は補間MUX16の選択入力Ｓに接続され
て、NANDゲート40に/CLK信号が印加されるとき補間MUX1
6の出力が奇数遅延線12の出力と偶数遅延線10の出力と
の間でスイッチングされてサンプリング速度で補間され
た信号を生じるようにする。この補間された信号は出力
MUX18の他の入力となる。出力MUX18の出力は、その選択
入力Ｓに接続されたANDゲート42の出力により決定され
る。ANDゲート42はFILTER入力によりイネーブルされ、
その出力状態は命令（コマンド）入力MODEの状態により
決定される。MODEの一状態では出力MUX18を介してデシ
メートされた信号を通過させ、MODEが他の状態にある
と、補間した信号を出力MUX18に通過させる。
出力は補間MUX16の一側の入力となる。偶数遅延線10の
出力の一部は第２オーバーシュートクリッパ38を介して
補間MUX16の他側に入力される。NANDゲート40はフィル
タイネーブル信号FILTERによりイネーブルされる。NAND
ゲート40の出力は補間MUX16の選択入力Ｓに接続され
て、NANDゲート40に/CLK信号が印加されるとき補間MUX1
6の出力が奇数遅延線12の出力と偶数遅延線10の出力と
の間でスイッチングされてサンプリング速度で補間され
た信号を生じるようにする。この補間された信号は出力
MUX18の他の入力となる。出力MUX18の出力は、その選択
入力Ｓに接続されたANDゲート42の出力により決定され
る。ANDゲート42はFILTER入力によりイネーブルされ、
その出力状態は命令（コマンド）入力MODEの状態により
決定される。MODEの一状態では出力MUX18を介してデシ
メートされた信号を通過させ、MODEが他の状態にある
と、補間した信号を出力MUX18に通過させる。
第５図は、第４図内の偶数遅延線10の詳細を示す。A/D
出力ラッチ30からのデータDINは第５図に示す如く、半
帯域幅フィルタの偶数遅延線10に入力される。偶数遅延
線10をなすラッチ即ち遅延素子22はCLKによりクロック
され、ラッチのノードＡ〜Ｊの出力は後述する如く合成
される。半帯域幅フィルタのフィルタ設計は簡単なシフ
トと加算を行う重み付けを使用することにより単純化で
き、且つ特定のフィルタ機能を最適化する為の加算器数
を最小にすることができる。Ａ〜Ｊの対称サンプルが加
算器50a〜50eにより加算される。正の重み付け係数を有
する成分E/F、C/H及びA/Jは点線52より上の適当な加算
器、ラッチ及びシフト／加算器を介して合成され、且つ
出力加算器54に入力される。負の重み付け係数を有する
成分D/G及びB/Iは点線52より下の適当な加算器、ラッチ
及びシフト／加算器を介して合成され、且つ出力加算器
54に入力される。出力加算器54は減算器として構成さ
れ、キャリーイン線CI上の高入力を有し、D/GとB/Iの重
み付け値が重み付け値E/F、C/H及びA/Jから差し引かれ
るようにする。出力加算器54の出力は、一方の入力とし
てCMDを有し、他方の入力として夫々入力線を有する複
数のANDゲートで構成されるアンダーシュートクリッパ5
6でクリップされる。一実施例でのサンプル対の実効重
み付けは下記の表−１の通りである。
出力ラッチ30からのデータDINは第５図に示す如く、半
帯域幅フィルタの偶数遅延線10に入力される。偶数遅延
線10をなすラッチ即ち遅延素子22はCLKによりクロック
され、ラッチのノードＡ〜Ｊの出力は後述する如く合成
される。半帯域幅フィルタのフィルタ設計は簡単なシフ
トと加算を行う重み付けを使用することにより単純化で
き、且つ特定のフィルタ機能を最適化する為の加算器数
を最小にすることができる。Ａ〜Ｊの対称サンプルが加
算器50a〜50eにより加算される。正の重み付け係数を有
する成分E/F、C/H及びA/Jは点線52より上の適当な加算
器、ラッチ及びシフト／加算器を介して合成され、且つ
出力加算器54に入力される。負の重み付け係数を有する
成分D/G及びB/Iは点線52より下の適当な加算器、ラッチ
及びシフト／加算器を介して合成され、且つ出力加算器
54に入力される。出力加算器54は減算器として構成さ
れ、キャリーイン線CI上の高入力を有し、D/GとB/Iの重
み付け値が重み付け値E/F、C/H及びA/Jから差し引かれ
るようにする。出力加算器54の出力は、一方の入力とし
てCMDを有し、他方の入力として夫々入力線を有する複
数のANDゲートで構成されるアンダーシュートクリッパ5
6でクリップされる。一実施例でのサンプル対の実効重
み付けは下記の表−１の通りである。
表−１ サンプル対 重み付け 偶数:E/F 20/32 C/H 3/32 A/J 1/32 D/G −6/32 B/I −2/32 偶数合計： 1/2 奇数合計： 1/2 総合計： 1.0 第６図に示す如く、フィルタの応答にはパルスの過渡部
分においてオーバーシュート及びアンダーシュートが生
じる。もしこの影響を考慮しなければ、大振幅パルスに
対するフィルタのデジタル出力はオーバーシュート／ア
ンダーシュートがデジタル重なり（ラップアラウンド）
を生じるので、第６図（ａ）に示すようになる。従っ
て、クリッパ32、38及び56は、オーバーシュート及びア
ンダーシュートが検出される点で夫々総て１及び０とな
るようにクリッパに命令してこの問題を排除する。これ
は、このような状態が存在するとき、前段からの最上位
桁MSBのキャリーが１になると言う事実に基づく。クリ
ッパ32、38及び56を使用する最終結果を、オーバーシュ
ート及びアンダーシュートを実質的に排除した第６図
（ｂ）に示す。
分においてオーバーシュート及びアンダーシュートが生
じる。もしこの影響を考慮しなければ、大振幅パルスに
対するフィルタのデジタル出力はオーバーシュート／ア
ンダーシュートがデジタル重なり（ラップアラウンド）
を生じるので、第６図（ａ）に示すようになる。従っ
て、クリッパ32、38及び56は、オーバーシュート及びア
ンダーシュートが検出される点で夫々総て１及び０とな
るようにクリッパに命令してこの問題を排除する。これ
は、このような状態が存在するとき、前段からの最上位
桁MSBのキャリーが１になると言う事実に基づく。クリ
ッパ32、38及び56を使用する最終結果を、オーバーシュ
ート及びアンダーシュートを実質的に排除した第６図
（ｂ）に示す。
［発明の効果］ 以上説明した如く、本発明のデジタルフィルタによる
と、第１遅延手段（偶数遅延線）及び第２遅延手段（奇
数遅延線）が、所定速度でサンプリングされた単一のデ
ジタル入力信号の偶数サンプル及び奇数サンプルを、所
定速度の半分の速度で夫々処理する。そして、第１遅延
手段に沿って入力信号のサンプルを適切な重み付け係数
と組み合わせた後、この組み合わせた結果と第２遅延手
段の出力とを再び組み合わせて、ろ波されたデジタル出
力信号を発生している。よって、２個の遅延手段は、サ
ンプリングされた奇数サンプル及び偶数サンプルの総て
を処理する。また、２個の遅延手段の処理速度は所定速
度の半分でよく、この際の重み付け係数はデジタル入力
信号のサンプルのシフト及び加算のみに必要な単純な値
でよいので、半帯域幅デジタルフィルタの構成を簡単に
できる。さらに、デシメーション出力及び補間出力を選
択的に発生することができる。従って、本発明のデジタ
ルフィルタはテレビジョン信号などに適用するのに極め
て好適である。
と、第１遅延手段（偶数遅延線）及び第２遅延手段（奇
数遅延線）が、所定速度でサンプリングされた単一のデ
ジタル入力信号の偶数サンプル及び奇数サンプルを、所
定速度の半分の速度で夫々処理する。そして、第１遅延
手段に沿って入力信号のサンプルを適切な重み付け係数
と組み合わせた後、この組み合わせた結果と第２遅延手
段の出力とを再び組み合わせて、ろ波されたデジタル出
力信号を発生している。よって、２個の遅延手段は、サ
ンプリングされた奇数サンプル及び偶数サンプルの総て
を処理する。また、２個の遅延手段の処理速度は所定速
度の半分でよく、この際の重み付け係数はデジタル入力
信号のサンプルのシフト及び加算のみに必要な単純な値
でよいので、半帯域幅デジタルフィルタの構成を簡単に
できる。さらに、デシメーション出力及び補間出力を選
択的に発生することができる。従って、本発明のデジタ
ルフィルタはテレビジョン信号などに適用するのに極め
て好適である。
第１図は本発明によるデジタルデータ速度圧縮技法を使
用する半帯域幅デジタルフィルタのブロック図、第２図
は第１図のデジタルフィルタの詳細ブロック図、第３図
（ａ）〜（ｇ）は本発明のデジタルフィルタを補間器及
びデシメータとして動作させる説明図、第４（ａ）及び
（ｂ）図は本発明による第２図のデジタルフィルタの回
路図、第５（ａ）〜（ｃ）図は本発明による半帯域幅デ
ジタルフィルタの重み付け係数用の遅延線の回路図、第
６（ａ）及び（ｂ）図は本発明のデジタルフィルタによ
るオーバーシュート及びアンダーシュートのクリッピン
グを示す図、第７図はパルス入力に対する理想位相線形
アナログ低域通過フィルタの時間領域出力特性図を示
す。 図中、遅延線10内の22及び24は第１遅延手段、12は第２
遅延手段、26及び28は係数組合せ手段、デシメーション
出力手段14及び補間出力手段16は再組合せ手段、18は選
択手段である。
用する半帯域幅デジタルフィルタのブロック図、第２図
は第１図のデジタルフィルタの詳細ブロック図、第３図
（ａ）〜（ｇ）は本発明のデジタルフィルタを補間器及
びデシメータとして動作させる説明図、第４（ａ）及び
（ｂ）図は本発明による第２図のデジタルフィルタの回
路図、第５（ａ）〜（ｃ）図は本発明による半帯域幅デ
ジタルフィルタの重み付け係数用の遅延線の回路図、第
６（ａ）及び（ｂ）図は本発明のデジタルフィルタによ
るオーバーシュート及びアンダーシュートのクリッピン
グを示す図、第７図はパルス入力に対する理想位相線形
アナログ低域通過フィルタの時間領域出力特性図を示
す。 図中、遅延線10内の22及び24は第１遅延手段、12は第２
遅延手段、26及び28は係数組合せ手段、デシメーション
出力手段14及び補間出力手段16は再組合せ手段、18は選
択手段である。
Claims (4)
- 【請求項１】所定速度でサンプリングされた単一のデジ
タル入力信号を分割して得た偶数サンプルを上記所定速
度の半分の速度で遅延させる第１遅延手段と、 上記単一のデジタル入力信号を分割して得た奇数サンプ
ルを上記所定速度の半分の速度で遅延させる第２遅延手
段と、 上記第１遅延手段に沿って上記入力信号のサンプルを、
該サンプルのシフト及び加算のみに必要な適切な重み付
け係数と組み合わせて、所定のろ波機能を達成する係数
組合せ手段と、 該係数組合せ手段の出力及び上記第２遅延手段の出力を
再び組み合わせて、ろ波されたデジタル出力信号を発生
する再組合せ手段とを具えた半帯域幅デジタルフィル
タ。 - 【請求項２】上記再組合せ手段は、上記係数組合せ手段
の出力及び上記第２遅延手段の出力から、上記所定速度
の半分の速度のデシメーション出力を発生するデシメー
ション出力手段を有することを特徴とする請求項１の半
帯域幅デジタルフィルタ。 - 【請求項３】上記再組合せ手段は、上記係数組合せ手段
の出力及び上記第２遅延手段の出力から、上記所定速度
の補間出力を発生する補間出力手段を有することを特徴
とする請求項２の半帯域幅デジタルフィルタ。 - 【請求項４】上記デシメーション出力及び上記補間出力
の一方を選択してろ波されたデジタル出力信号を発生す
る選択手段を更に具えたことを特徴とする請求項３の半
帯域幅デジタルフィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70,287 | 1987-07-06 | ||
| US07/070,287 US4852035A (en) | 1987-07-06 | 1987-07-06 | Simple coefficient half-bandwidth digital filter for video data compression |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144732A JPH01144732A (ja) | 1989-06-07 |
| JPH0771046B2 true JPH0771046B2 (ja) | 1995-07-31 |
Family
ID=22094367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168662A Expired - Fee Related JPH0771046B2 (ja) | 1987-07-06 | 1988-07-06 | 半帯域幅デジタルフィルタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4852035A (ja) |
| JP (1) | JPH0771046B2 (ja) |
| CA (1) | CA1308487C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067141A (en) * | 1986-08-07 | 1991-11-19 | International Mobile Machine Corporation | Interpolator for varying a signal sampling rate |
| US5177700A (en) * | 1987-02-19 | 1993-01-05 | Ant Nachrichtentechnik Gmbh | Non-recursive half-band filter |
| US5220583A (en) * | 1988-10-03 | 1993-06-15 | Motorola, Inc. | Digital fm demodulator with a reduced sampling rate |
| JP2591338B2 (ja) * | 1990-11-20 | 1997-03-19 | 松下電器産業株式会社 | サブサンプル装置、補間装置、送信装置、受信装置および記録媒体 |
| US5257026A (en) * | 1992-04-17 | 1993-10-26 | Crystal Semiconductor, Inc. | Method and apparatus for calibrating a multi-bit delta-sigma modular |
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| US5594439A (en) * | 1994-08-24 | 1997-01-14 | Crystal Semiconductor Corporation | Diagnosing problems in an electrical system by monitoring changes in nonlinear characteristics |
| US5594612A (en) * | 1994-08-24 | 1997-01-14 | Crystal Semiconductor Corporation | Analog-to-digital converter with digital linearity correction |
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| JPH10149348A (ja) | 1996-07-01 | 1998-06-02 | Sun Microsyst Inc | フィルタ対称を使用した信号内挿及びデシメーション |
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| US5892693A (en) * | 1996-07-01 | 1999-04-06 | Sun Microsystems, Inc. | Signal interpolation and decimation exploiting filter symmetry |
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| FR2785747B1 (fr) | 1998-11-09 | 2004-02-13 | Commissariat Energie Atomique | Filtre numerique a architecture parallele et recepteur de signaux a etalement de spectre utilisant un tel filtre |
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| FR2816137A1 (fr) * | 2000-10-30 | 2002-05-03 | Canon Kk | Procedes et dispositifs de filtrage numerique |
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| JP4025627B2 (ja) * | 2002-11-18 | 2007-12-26 | エルピーダメモリ株式会社 | 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路 |
| US20100296819A1 (en) * | 2008-04-24 | 2010-11-25 | Kahn Joseph M | Optical Receivers and Communication Systems |
| KR102063557B1 (ko) * | 2013-05-14 | 2020-01-09 | 한국전자통신연구원 | 시간할당 알고리즘 기반의 인터폴레이션 필터 |
| US10615778B2 (en) * | 2018-02-19 | 2020-04-07 | Analog Devices, Inc. | Crest factor reduction |
Family Cites Families (9)
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|---|---|---|---|---|
| NL7905332A (nl) * | 1979-07-09 | 1981-01-13 | Philips Nv | Decimerend, lineair phase, digital fir filter. |
| US4356559A (en) * | 1980-08-01 | 1982-10-26 | Bell Telephone Laboratories, Incorporated | Logic arrangement for recursive digital filter |
| US4460890A (en) * | 1982-01-21 | 1984-07-17 | Sony Corporation | Direct digital to digital sampling rate conversion, method and apparatus |
| DE3378245D1 (en) * | 1983-07-14 | 1988-11-17 | Ant Nachrichtentech | Method of interfacing two systems with different sampling rates |
| DE3484701D1 (de) * | 1983-10-05 | 1991-07-18 | Nec Corp | Digitale signalverarbeitungseinrichtung mit einem digitalen filter. |
| JPS60160720A (ja) * | 1984-01-31 | 1985-08-22 | Nec Corp | 半導体装置 |
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-
1987
- 1987-07-06 US US07/070,287 patent/US4852035A/en not_active Expired - Lifetime
-
1988
- 1988-05-31 CA CA000568178A patent/CA1308487C/en not_active Expired - Fee Related
- 1988-07-06 JP JP63168662A patent/JPH0771046B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＮＨＫ技研月報昭和５４年１０月Ｐ．４０５−４１１二宮佑一″Ａ／Ｄ，Ｄ／Ａ変換におけるデジタル補間方式″ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4852035A (en) | 1989-07-25 |
| JPH01144732A (ja) | 1989-06-07 |
| CA1308487C (en) | 1992-10-06 |
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