JPH0773015A - 固定小数点データ加算装置 - Google Patents
固定小数点データ加算装置Info
- Publication number
- JPH0773015A JPH0773015A JP5217173A JP21717393A JPH0773015A JP H0773015 A JPH0773015 A JP H0773015A JP 5217173 A JP5217173 A JP 5217173A JP 21717393 A JP21717393 A JP 21717393A JP H0773015 A JPH0773015 A JP H0773015A
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- JP
- Japan
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- circuit
- fixed
- overflow
- point data
- operand
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 22
- 230000000295 complement effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【構成】 オペランドの負の数と最終キャリーおよび符
号部の値との組合わせからオーバーフローとなる場合を
検出する。 【効果】 従来よりも少ないの量のハードウエアで固定
小数点データを加算した場合のオーバーフローを検出す
ることが可能になり、従ってハードウエア量を削減する
ことができる。
号部の値との組合わせからオーバーフローとなる場合を
検出する。 【効果】 従来よりも少ないの量のハードウエアで固定
小数点データを加算した場合のオーバーフローを検出す
ることが可能になり、従ってハードウエア量を削減する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、２の補数で表現された
３個以上の固定小数点データを加算するための加算回路
に関し、特に固定小数点のオーバーフローを検出できる
固定小数点データ加算装置に関する。
３個以上の固定小数点データを加算するための加算回路
に関し、特に固定小数点のオーバーフローを検出できる
固定小数点データ加算装置に関する。
【０００２】
【従来の技術】２の補数で表現された３個以上の固定小
数点データを加算するための加算回路のうち、特に固定
小数点のオーバーフローを検出できる従来の固定小数点
データ加算装置は、加算器内でオペランドの符号を上位
の方に拡張して演算を行い、その結果の符号ビットと拡
張したビットとが不一致の場合にオーバーフローを検出
している。
数点データを加算するための加算回路のうち、特に固定
小数点のオーバーフローを検出できる従来の固定小数点
データ加算装置は、加算器内でオペランドの符号を上位
の方に拡張して演算を行い、その結果の符号ビットと拡
張したビットとが不一致の場合にオーバーフローを検出
している。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の固定小数点データ加算装置は、符号付き固定小数点演
算オーバーフローを検出するため、加算器内でオペラン
ドの符号を上位の方に拡張しなければならないため、ハ
ードウエアの量が多くなるという欠点を有している。
の固定小数点データ加算装置は、符号付き固定小数点演
算オーバーフローを検出するため、加算器内でオペラン
ドの符号を上位の方に拡張しなければならないため、ハ
ードウエアの量が多くなるという欠点を有している。
【０００４】
【課題を解決するための手段】本発明の固定小数点デー
タ加算装置は、２の補数で表現された３個以上の固定小
数点データを加算する加算回路と、前記３個以上の固定
小数点データのオペランドの負の数を検出するオペラン
ド負数検出回路と、前記加算回路からの情報によって２
個の最終キャリーを生成する最終キャリー生成回路と、
前記オペランド負数検出回路からのオペランドの負の数
と前記最終キャリー生成回路からの２個の最終キャリー
および前記加算回路からの符号部の組合わせとによって
固定小数点のオーバーフローを検出するオーバーフロー
検出回路とを備えている。
タ加算装置は、２の補数で表現された３個以上の固定小
数点データを加算する加算回路と、前記３個以上の固定
小数点データのオペランドの負の数を検出するオペラン
ド負数検出回路と、前記加算回路からの情報によって２
個の最終キャリーを生成する最終キャリー生成回路と、
前記オペランド負数検出回路からのオペランドの負の数
と前記最終キャリー生成回路からの２個の最終キャリー
および前記加算回路からの符号部の組合わせとによって
固定小数点のオーバーフローを検出するオーバーフロー
検出回路とを備えている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】図１の実施例は、２の補数で表現された３
個の固定小数点データＡおよびＢおよびＣを加算する加
算回路１と、固定小数点データＡおよびＢおよびＣのオ
ペランドの負の数を検出するオペランド負数検出回路２
と、加算回路１に接続され、固定小数点データＡおよび
ＢおよびＣの加算結果から最終キャリィＣ0 およびＣ1
を生成する最終キャリィ生成回路３と、加算回路１およ
び最終キャリィ生成回路３およびオペランド負数検出回
路２に接続され、オペランド負数検出回路２で検出され
たオペランドの負の数と、最終キャリィ生成回路３で生
成された最終キャリィＣ0 およびＣ1 と、加算回路１の
加算結果の符号Ｓとの組合わせから、固定小数点のオー
バーフローを検出するオーバーフロー検出回路４とを備
えている。
個の固定小数点データＡおよびＢおよびＣを加算する加
算回路１と、固定小数点データＡおよびＢおよびＣのオ
ペランドの負の数を検出するオペランド負数検出回路２
と、加算回路１に接続され、固定小数点データＡおよび
ＢおよびＣの加算結果から最終キャリィＣ0 およびＣ1
を生成する最終キャリィ生成回路３と、加算回路１およ
び最終キャリィ生成回路３およびオペランド負数検出回
路２に接続され、オペランド負数検出回路２で検出され
たオペランドの負の数と、最終キャリィ生成回路３で生
成された最終キャリィＣ0 およびＣ1 と、加算回路１の
加算結果の符号Ｓとの組合わせから、固定小数点のオー
バーフローを検出するオーバーフロー検出回路４とを備
えている。
【０００８】次に、上述のように構成した固定小数点デ
ータ加算装置の動作について説明する。
ータ加算装置の動作について説明する。
【０００９】２の補数で表現された３個の固定小数点デ
ータを加算したときにオーバーフローを発生する場合に
ついて、具体例によって考察する。具体例は、４ビット
形式の固定小数点データを取扱うものとし、ビット０は
符号部とする。
ータを加算したときにオーバーフローを発生する場合に
ついて、具体例によって考察する。具体例は、４ビット
形式の固定小数点データを取扱うものとし、ビット０は
符号部とする。
【００１０】取扱うデータをＸとすると、データＸの表
現範囲は、 −８≦Ｘ≦７ ………式（１） である。
現範囲は、 −８≦Ｘ≦７ ………式（１） である。
【００１１】オペランドの負の数が０個の場合は、入力
オペランドをＡおよびＢおよびＣとし、ＡおよびＢおよ
びＣを正の数とすると、ＡおよびＢおよびＣのとる範囲
は、０≦Ａ≦７，０≦Ｂ≦７，０≦Ｃ≦７である。これ
らを加算回路１において加算した結果は、０≦Ａ＋Ｂ＋
Ｃ≦２１の範囲内となる。
オペランドをＡおよびＢおよびＣとし、ＡおよびＢおよ
びＣを正の数とすると、ＡおよびＢおよびＣのとる範囲
は、０≦Ａ≦７，０≦Ｂ≦７，０≦Ｃ≦７である。これ
らを加算回路１において加算した結果は、０≦Ａ＋Ｂ＋
Ｃ≦２１の範囲内となる。
【００１２】しかし、式（１）によってデータの表現範
囲が制限されているため、 ８≦Ａ＋Ｂ＋Ｃ≦２１ ………式（２） の範囲は表現することができず、オーバーフローとな
る。
囲が制限されているため、 ８≦Ａ＋Ｂ＋Ｃ≦２１ ………式（２） の範囲は表現することができず、オーバーフローとな
る。
【００１３】例えば、Ａ＝７，Ｂ＝７，Ｃ＝７のときの
加算結果Ｆは、次のようになる。
加算結果Ｆは、次のようになる。
【００１４】
【００１５】式（２）を２の補数で表わすと、次のよう
になる。
になる。
【００１６】
【００１７】これから、上位の３ビットが“０１０”お
よび“００１”のとき、オーバーフローであると判断で
きる。すなわち、上位の３ビットを上から順に Ｃ0 ，
Ｃ1，Ｓ （Ｃ0 およびＣ1 を最終キャリーと呼び、Ｓ
を符号部と呼ぶ）とすると、オペランドの負の数が０個
の場合は、 （Ｃ0 ，Ｃ1 ，Ｓ）＝（０，１，０）および（０，０，
１） のとき、オーバーフローとなる。
よび“００１”のとき、オーバーフローであると判断で
きる。すなわち、上位の３ビットを上から順に Ｃ0 ，
Ｃ1，Ｓ （Ｃ0 およびＣ1 を最終キャリーと呼び、Ｓ
を符号部と呼ぶ）とすると、オペランドの負の数が０個
の場合は、 （Ｃ0 ，Ｃ1 ，Ｓ）＝（０，１，０）および（０，０，
１） のとき、オーバーフローとなる。
【００１８】オペランドの負の数が１個の場合は、入力
オペランドをＡおよびＢおよびＣとし、Ａを負の数と
し、ＢおよびＣを正の数とすると、ＡおよびＢおよびＣ
のとる範囲は、 −８≦Ａ≦−１，０≦Ｂ≦７，０≦Ｃ
≦７である。これらを加算回路１において加算した結果
は、 −８≦Ａ＋Ｂ＋Ｃ≦１３ の範囲内となる。
オペランドをＡおよびＢおよびＣとし、Ａを負の数と
し、ＢおよびＣを正の数とすると、ＡおよびＢおよびＣ
のとる範囲は、 −８≦Ａ≦−１，０≦Ｂ≦７，０≦Ｃ
≦７である。これらを加算回路１において加算した結果
は、 −８≦Ａ＋Ｂ＋Ｃ≦１３ の範囲内となる。
【００１９】しかし、式（１）によってデータの表現範
囲が制限されているため、 ８≦Ａ＋Ｂ＋Ｃ≦１３ ………式（３） の範囲は表現することができず、オーバーフローとな
る。
囲が制限されているため、 ８≦Ａ＋Ｂ＋Ｃ≦１３ ………式（３） の範囲は表現することができず、オーバーフローとな
る。
【００２０】例えば、Ａ＝−１，Ｂ＝７，Ｃ＝７のとき
の加算結果Ｆは、次のようになる。
の加算結果Ｆは、次のようになる。
【００２１】
【００２２】また、Ａ＝−６，Ｂ＝７，Ｃ＝７のときの
加算結果Ｆは、次のようになる。
加算結果Ｆは、次のようになる。
【００２３】
【００２４】式（３）を２の補数で表わすと、次のよう
になる。
になる。
【００２５】
【００２６】これらから、オペランドの負の数が１個の
場合にオーバーフローとなるのは、（０１１０００）2
〜（０１１１０１）2 の範囲であることがわかる。
場合にオーバーフローとなるのは、（０１１０００）2
〜（０１１１０１）2 の範囲であることがわかる。
【００２７】すなわち、オペランドの負の数が１個の場
合は、 （Ｃ0 ，Ｃ1 ，Ｓ）＝（０，１，１） のとき、オーバーフローとなる。
合は、 （Ｃ0 ，Ｃ1 ，Ｓ）＝（０，１，１） のとき、オーバーフローとなる。
【００２８】同様に、オペランドの負の数が２個の場
合、およびオペランドの負の数が３個の場合の（Ｃ0 ，
Ｃ1 ，Ｓ）の組合わせを求めることができる。
合、およびオペランドの負の数が３個の場合の（Ｃ0 ，
Ｃ1 ，Ｓ）の組合わせを求めることができる。
【００２９】表１は、このようにして求めたオーバーフ
ローとなる場合のオペランドの負の数と（Ｃ0 ，Ｃ1 ，
Ｓ）の組合わせを示したものである。
ローとなる場合のオペランドの負の数と（Ｃ0 ，Ｃ1 ，
Ｓ）の組合わせを示したものである。
【００３０】
【表１】
【００３１】以上の結果から、オペランドの負の数と最
終キャリーおよび符号部の値との組合わせから、オーバ
ーフローとなる場合の検出が可能である。
終キャリーおよび符号部の値との組合わせから、オーバ
ーフローとなる場合の検出が可能である。
【００３２】次に、本実施例の動作について説明する。
【００３３】２の補数で表現された３個の固定小数点デ
ータＡおよびＢおよびＣを加算回路１に入力して加算を
行い、その結果を最終キャリィ生成回路３に出力する。
最終キャリィ生成回路３は、加算回路１からの情報から
最終キャリーＣ0 およびＣ1を生成してオーバーフロー
検出回路４に出力する。一方、オペランド負数検出回路
２は、３個の固定小数点データＡおよびＢおよびＣの符
号ビットを入力し、それらからオペランドの負の数を検
出してオーバーフロー検出回路４に出力する。オーバー
フロー検出回路４は、最終キャリィ生成回路３からの最
終キャリーＣ0およびＣ1 と、オペランド負数検出回路
２からのオペランドの負の数と、加算回路１の演算結果
の符号部Ｓとを入力し、表１の組合わせを参照してオー
バーフローを検出する。
ータＡおよびＢおよびＣを加算回路１に入力して加算を
行い、その結果を最終キャリィ生成回路３に出力する。
最終キャリィ生成回路３は、加算回路１からの情報から
最終キャリーＣ0 およびＣ1を生成してオーバーフロー
検出回路４に出力する。一方、オペランド負数検出回路
２は、３個の固定小数点データＡおよびＢおよびＣの符
号ビットを入力し、それらからオペランドの負の数を検
出してオーバーフロー検出回路４に出力する。オーバー
フロー検出回路４は、最終キャリィ生成回路３からの最
終キャリーＣ0およびＣ1 と、オペランド負数検出回路
２からのオペランドの負の数と、加算回路１の演算結果
の符号部Ｓとを入力し、表１の組合わせを参照してオー
バーフローを検出する。
【００３４】上述の動作を具体例で説明する。
【００３５】２の補数で表現された３個の４ビット固定
小数点データＡおよびＢおよびＣをそれぞれ Ａ＝７，
Ｂ＝７，Ｃ＝７ とすると、これらの加算回路１におけ
る加算結果は、（０１０１）2 となる。 Ａ＋Ｂ＋Ｃ
＝２１＞７ であるため、オーバーフローとなる。この
とき加算回路１は、符号部Ｓ＝０ をオーバーフロー検
出回路４に出力する。加算回路１はまた、最終キャリィ
を生成するために必要な情報を最終キャリィ生成回路３
に出力し、最終キャリィ生成回路３は、最終キャリーＣ
0 ＝０およびＣ1 ＝１を生成する。オペランド負数検出
回路２は、オペランドＡおよびＢおよびＣの符号ビット
ａ0 ＝０およびｂ0 ＝０およびｃ0 ＝０を入力し、それ
らから オペランドの負の数＝０ を検出する。オーバ
ーフロー検出回路４は、オペランド負数検出回路２で検
出された オペランドの負の数＝０ と、最終キャリィ
生成回路３で生成された 最終キャリーＣ0 ＝０および
Ｃ1 ＝１ と、加算回路１から出力された 符号部Ｓ＝
０ とから、表１の組合わせを参照してオーバーフロー
を検出する。
小数点データＡおよびＢおよびＣをそれぞれ Ａ＝７，
Ｂ＝７，Ｃ＝７ とすると、これらの加算回路１におけ
る加算結果は、（０１０１）2 となる。 Ａ＋Ｂ＋Ｃ
＝２１＞７ であるため、オーバーフローとなる。この
とき加算回路１は、符号部Ｓ＝０ をオーバーフロー検
出回路４に出力する。加算回路１はまた、最終キャリィ
を生成するために必要な情報を最終キャリィ生成回路３
に出力し、最終キャリィ生成回路３は、最終キャリーＣ
0 ＝０およびＣ1 ＝１を生成する。オペランド負数検出
回路２は、オペランドＡおよびＢおよびＣの符号ビット
ａ0 ＝０およびｂ0 ＝０およびｃ0 ＝０を入力し、それ
らから オペランドの負の数＝０ を検出する。オーバ
ーフロー検出回路４は、オペランド負数検出回路２で検
出された オペランドの負の数＝０ と、最終キャリィ
生成回路３で生成された 最終キャリーＣ0 ＝０および
Ｃ1 ＝１ と、加算回路１から出力された 符号部Ｓ＝
０ とから、表１の組合わせを参照してオーバーフロー
を検出する。
【００３６】上述の実施例は、入力する固定小数点デー
タのデータ幅が４ビットの場合であるが、本発明は、デ
ータ幅がが更に大きく、８ビットまたは１６ビットまた
は６４ビットの場合にも適用できる。
タのデータ幅が４ビットの場合であるが、本発明は、デ
ータ幅がが更に大きく、８ビットまたは１６ビットまた
は６４ビットの場合にも適用できる。
【００３７】
【発明の効果】以上説明したように、本発明の固定小数
点データ加算装置は、オペランドの負の数と最終キャリ
ーおよび符号部の値との組合わせからオーバーフローと
なる場合を検出することにより、従来よりも少ないの量
のハードウエアで固定小数点データを加算した場合のオ
ーバーフローを検出することが可能になるという効果が
あり、従ってハードウエア量を削減することができると
いう効果がある。
点データ加算装置は、オペランドの負の数と最終キャリ
ーおよび符号部の値との組合わせからオーバーフローと
なる場合を検出することにより、従来よりも少ないの量
のハードウエアで固定小数点データを加算した場合のオ
ーバーフローを検出することが可能になるという効果が
あり、従ってハードウエア量を削減することができると
いう効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ 加算回路 ２ オペランド負数検出回路 ３ 最終キャリィ生成回路 ４ オーバーフロー検出回路
Claims (2)
- 【請求項１】 ２の補数で表現された３個以上の固定小
数点データを加算する加算回路と、前記３個以上の固定
小数点データのオペランドの負の数を検出するオペラン
ド負数検出回路と、前記加算回路に接続されて最終キャ
リーを生成する最終キャリー生成回路と、前記加算回路
および前記最終キャリィ生成回路および前記オペランド
負数検出回路に接続されて固定小数点のオーバーフロー
を検出するオーバーフロー検出回路とを備えることを特
徴とする固定小数点データ加算装置。 - 【請求項２】 ２の補数で表現された３個以上の固定小
数点データを加算する加算回路と、前記３個以上の固定
小数点データのオペランドの負の数を検出するオペラン
ド負数検出回路と、前記加算回路からの情報によって２
個の最終キャリーを生成する最終キャリー生成回路と、
前記オペランド負数検出回路からのオペランドの負の数
と前記最終キャリー生成回路からの２個の最終キャリー
および前記加算回路からの符号部の組合わせとによって
固定小数点のオーバーフローを検出するオーバーフロー
検出回路とを備えることを特徴とする固定小数点データ
加算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217173A JPH0773015A (ja) | 1993-09-01 | 1993-09-01 | 固定小数点データ加算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217173A JPH0773015A (ja) | 1993-09-01 | 1993-09-01 | 固定小数点データ加算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773015A true JPH0773015A (ja) | 1995-03-17 |
Family
ID=16700008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5217173A Pending JPH0773015A (ja) | 1993-09-01 | 1993-09-01 | 固定小数点データ加算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773015A (ja) |
-
1993
- 1993-09-01 JP JP5217173A patent/JPH0773015A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000718 |