JPH0773117B2 - 半導体パッケ−ジ - Google Patents

半導体パッケ−ジ

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JPH0773117B2
JPH0773117B2 JP61280225A JP28022586A JPH0773117B2 JP H0773117 B2 JPH0773117 B2 JP H0773117B2 JP 61280225 A JP61280225 A JP 61280225A JP 28022586 A JP28022586 A JP 28022586A JP H0773117 B2 JPH0773117 B2 JP H0773117B2
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  • Lead Frames For Integrated Circuits (AREA)
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  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、特にLSIのように端子数が多ピンの外囲器に
使用して最適な半導体パッケージに関する。
(従来の技術) ピン挿入型半導体パッケージとしては、その代表がDIP
(デュアル・インライン・パッケージ)であるが、この
DIPではピン数に限度があり、せいぜい60ピン程度まで
が現実的であり、これ以上は一般に実現不能であった。
これ以上の多ピンに対応するためには、パッケージの下
面から剣山状に多数のピンを突出させた、ピン挿入形の
PGA(ピン・グリッド・アレイ)が一般に用いられてい
た。
このPGAには、セラミック基板にメタライズを施し、多
層に積層して構成した、いわゆるセラミック形PGAや、
このセラミック形PGAの価格の低減をはかるため、この
基板部分の配線をプリント基板に置換えた、いわゆるプ
ラスチック形PGAがあった。
(発明が解決しようとする問題点) しかしながら、上記セラミック形PGAはセラミック形積
層パッケージであるため、一般に製造方法が比較的繁雑
であるばかりでなく、かなり高価なものになってしま
う。更に配線として一般にタングステン等を主体とした
材料を使用するためこの配線抵抗が高く、セラミックで
あるため容量が大きいばかりでなく、放熱性も中程度で
あった。
また、プラスチック形PGAは、上記セラミック形PGAと比
較して安価に製造することができるものの、半導体チッ
プの実装の際の該チップの保護のために、有機物による
樹脂封止(シール)を行う必要があるため、封止物から
応力が加わってしまったり、また樹脂の特質から、原理
的に外気との遮断が不完全となって完全な気密封止を行
うことができないため、上記セラミック形PGAと比較す
ると信頼性に劣ってしまうばかりでなく、内部に実装で
きる半導体チップの大きさに限度があるといった問題点
があった。
本発明は上記に鑑み、パッケージとしてのコストダウン
を図るとともに、大型の半導体チップに対応することが
でき、しかも多ピン化を確保するとともに、特性を改善
し、更に確実に気密封止できるものを提供することを目
的としてなされたものでる。
〔発明の構成〕
(問題点を解決するための手段) 本発明は上記目的を達成するため、内部に多数の穿孔を
有する金属製のステムと、表面に所定形状に配線がパタ
ーニングされ前記穿孔に対応する位置にスルーホールが
形成された前記ステムに上面に重合する配線基板と、前
記配線の一端と内部の電極とが電気的に接続された半導
体チップと、前記穿孔内に貫設され頭部を前記スルーホ
ール内に挿通させ接合物質を介して前記配線の他端と電
気的に接続されるとともに前記ステムの下方に突出され
たリードピンと、前記配線基板及び半導体チップを覆い
該配線基板及び半導体チップを気密封止した金属製のシ
ェルとからなるものである。
(作用) 而して、高価なセラミック形積層パッケージとすること
を防止して、価格の低減を図るとともに、半導体チップ
及び配線基板の確実な気密封止を確保し、しかも配線基
板は従来のものをそのまま使用できるようにしたもので
ある。
(実施例) 図面は本発明の一実施例を示すもので、鉄又は42アロイ
等の鉄合金製で平板状のステム1の略中央には矩形状の
開口1aが形成されているとともに、周囲には上下に連通
した、下記のリードピン3を挿着するための直径1mm程
度の穿孔1b,1b…が、図示では外周から三列にわたって
多数穿設されて、更にこの周囲には段部から外方に延出
する外周部1cが形成されている。
上記ステム1の開口1a内には銅製等の放熱性の良い放熱
部材2が封入固着されている。このように、放熱部材2
を配設し、この上面に下記のように半導体チップ5を載
置することにより、熱伝導性の向上を図るようにするこ
とができる。また、上記ステム1の各穿孔1b内には夫々
リードピン3が、下方に突出した状態でその上端におい
てガラス等の封止材4によって気密封止されて固着され
ている。
上記放熱部材2の上面には半導体チップ5が載置され、
半田付け等により固定されている。またステム1の上面
には中間配線6,6…を配設し、所定の形状と特性が施さ
れた中間配線材としての配設基板7が重ね合せて備えら
れている。この配線基板7の大きさは上記ステム1より
も僅かに小さくて、このステム1の上面に配線基板7を
載置した際に、この外方にステム1の外周部1cが突出し
て、ここに下記のシェル10の周囲が気密封止できるよう
になされている。
なお、この配線基板7は、一般にガラスエポキシやポリ
イミド等の有機単層又は積層基板で構成されたものであ
るが、上記ステム1の材質の組合わせにより、アルミナ
やAlN等のセラミック基板を使用して構成することもで
きる。
この配設基板7の上記ステム1に穿設した穿孔1b,1b…
と対応する位置には,夫々上記中間配線の一端と電気的
に接続したスルーホール7a,7a…が形成され、この各通
孔7a内に各リードピン3の上端を夫々挿通させととも
に、この上端面を半田付け等の接合物質8により接合す
ることにより、この接合物質8を介して、各リードピン
3と各中間配線6の一端とを電気的に接続するよう構成
されている。
また、上記半導体チップ5の電極としての各パッドと上
記配線基板7の各中間配線6の他端とは夫々ボンディン
グワイヤ9により電気的に接続され、これによって、半
導体チップ4の各パッドと上記各リードピン3とが、夫
々電気的に接続するよう構成されている。
更に、上記配線基板7の上面には、立上り部10aとこの
立上り部10aから連続して外方に延出した水平部10bが備
えられた、例えば金属製の蓋材としてのシェル10が被せ
られている。そして、この立上り部10aの内面と上記配
線基板7の周面とが当接し、更にこの水平部10bと上記
ステム1の外周部1cとが重合し、ここが電気溶接等によ
り気密封止されている。
このようにして、上記従来のプラスチック形PGAでは、
その特性上、不可能とされていた完全な気密封止を行っ
ているのである。
なお、このステム1とシェル10の気密封止は、シェル10
がアルミナ等のセラミックで構成されていても、ステム
1との線膨脹係数を合せることにより、ガラスによる気
密封止で行うようにすることもできる。
なお、このパッケージにおいては、外囲器が金属である
ために、半導体チップ5を半田等の導電性のある材料で
接続すると、半導体チップ5の裏面の電位が外囲器と同
じになってしまう。
これを防止するため、半導体チップ5の固定に半導体の
組立て工程で一般に使用されている絶縁性の有機物を使
用したり、又はシェル10を封止した後、リードピン3を
残してステム1及びシェル10の部分を有機樹脂でコーテ
ィングすることにより、半導体チップ5の裏面の電位と
の分離を行うようにすることができる。
〔発明の効果〕
本発明は上記のような構成であるので、セラミック形PG
Aやプラシチック形PGAに比較して安価に製造することが
できるばかりでなく、確実に気密封止を行って、気密性
の完全性を図ることができる。しかも、セラミック形PG
Aとほぼ同等の大型パッケージへの適応性があるばかり
でなく、セラミック形PGAよりやや劣ることがあるもの
の、プラスチック形PGAとほぼ同等の多ピン化に対応す
ることができる。
また、放熱特性を最良となし、しかも配線基板の基材に
ポリイミドやガラスエポキシ等を使用することにより、
電気容量の減少を図ることができる。
更に、従来のセラミック形PGA、プラスチック形PGAは共
に品種に応じてパッケージを起こさなくてはならなかっ
たが、本発明によれば、リードピンの数が同じであれば
配線基板を変えるだけこれに対応することができ、従っ
て敏速、かつ安価にこの種のパッケージを提供すること
ができるといった効果がある。
【図面の簡単な説明】
図面は本発明の一実施例を示し、第1図は一部を切断し
た斜視図、第2図は縦断面図である。 1……ステム、3……リードピン、5……半導体チッ
プ、6……中間配線、7……配線基板、8……接合物
質、9……ボンディングワイヤ、10……シェル。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】内部に多数の穿孔を有する金属製のステム
    と、表面に所定形状に配線がパターニングされ前記穿孔
    に対応する位置にスルーホールが形成された前記ステム
    に上面に重合する配線基板と、前記配線の一端と内部の
    電極とが電気的に接続された半導体チップと、前記穿孔
    内に貫設され頭部を前記スルーホール内に挿通させ接合
    物質を介して前記配線の他端と電気的に接続されるとと
    もに前記ステムの下方に突出されたリードピンと、前記
    配線基板及び半導体チップを覆い該配線基板及び半導体
    チップを気密封止した金属製のシェルとからなることを
    特徴とする半導体パッケージ。
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