JPH0243756A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0243756A JPH0243756A JP63193869A JP19386988A JPH0243756A JP H0243756 A JPH0243756 A JP H0243756A JP 63193869 A JP63193869 A JP 63193869A JP 19386988 A JP19386988 A JP 19386988A JP H0243756 A JPH0243756 A JP H0243756A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- circuit pattern
- stem
- semiconductor device
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、回路パターンを有した複数の基板をステム上
に形成した半導体装置に関する。
に形成した半導体装置に関する。
［従来の技術〕
従来、半導体装置として、例えば第３図〜第５図に示す
構造のものが知られている。ここで、第３図は半導体装
置のステムと基板とを切り離した説明図、第４図は同半
導体装置の斜視図、第５図は同半導体装置を部分的に拡
大して示す断面図である。
構造のものが知られている。ここで、第３図は半導体装
置のステムと基板とを切り離した説明図、第４図は同半
導体装置の斜視図、第５図は同半導体装置を部分的に拡
大して示す断面図である。
図中の１は、複数の貫通孔２を有するステムである。こ
のステム１の貫通孔２には、夫々リードピン３を挿着す
るための円筒状の気密封土用のガラス材４が挿着されて
いる。前記ステム１上には、例えば表面に回路パターン
５を有しかつ前記ガラス材４の真上に対応する位置に挿
入孔６を有した基板７が搭載されている。ここで、基板
７の挿入孔６は前記ガラス材４の開口部分の真上に位置
し、基板７をステム１上に搭載したときリードピン３の
上部が基板７の挿入孔に挿入されるようになっている。
のステム１の貫通孔２には、夫々リードピン３を挿着す
るための円筒状の気密封土用のガラス材４が挿着されて
いる。前記ステム１上には、例えば表面に回路パターン
５を有しかつ前記ガラス材４の真上に対応する位置に挿
入孔６を有した基板７が搭載されている。ここで、基板
７の挿入孔６は前記ガラス材４の開口部分の真上に位置
し、基板７をステム１上に搭載したときリードピン３の
上部が基板７の挿入孔に挿入されるようになっている。
前記リードピン３の頂部及びその周辺の基板７部分には
、前記回路パターン５に接続する半田層８が設けられて
いる。ここで、半田層８は基板より突出したリードピン
３の頂部及びその周辺に半田を付着させた後、オーブン
などの加熱装置により溶着させることにより形成する。
、前記回路パターン５に接続する半田層８が設けられて
いる。ここで、半田層８は基板より突出したリードピン
３の頂部及びその周辺に半田を付着させた後、オーブン
などの加熱装置により溶着させることにより形成する。
前記基板７の略中央部には、回路パターン５の一端側と
接続する環状のボンディング部９が設けられている。
接続する環状のボンディング部９が設けられている。
［発明が解決しようとする課題］
しかしながら、従来の半導体装置によれば、以下に述べ
る問題点を宵する。
る問題点を宵する。
（イ）基板７上に形成される回路パターン５を高密度に
形成することができない。これは、次のような理由によ
る。■リードピン３が多数になるほど回路パターン５の
幅を細くしなければ、隣合うパターンとの十分な絶縁性
を確保することができなくなるが、パターンに要求され
る導電性を損うことになる。■回路パターン５の領域に
ボンディングバンド部９がある場合においても細くなる
と、接合面積の縮小になりボンディング強度の低下等信
頼性に影響がでてくる。■微細な回路パターンを形成さ
せるにも基板の製造上、回路パターンの断線上等が発生
し易くなるなど多くの制約がある。
形成することができない。これは、次のような理由によ
る。■リードピン３が多数になるほど回路パターン５の
幅を細くしなければ、隣合うパターンとの十分な絶縁性
を確保することができなくなるが、パターンに要求され
る導電性を損うことになる。■回路パターン５の領域に
ボンディングバンド部９がある場合においても細くなる
と、接合面積の縮小になりボンディング強度の低下等信
頼性に影響がでてくる。■微細な回路パターンを形成さ
せるにも基板の製造上、回路パターンの断線上等が発生
し易くなるなど多くの制約がある。
（ロ）従来あるセラミックス製品の様にボンディング部
の多段化を行うことができない。従って、共通のＩＣチ
ップを用いることができず、限られた品種でしか使用で
きなかった。
の多段化を行うことができない。従って、共通のＩＣチ
ップを用いることができず、限られた品種でしか使用で
きなかった。
本発明は上記事情に鑑みてなされたもので、回路パター
ンを形成した複数の基板をステム上に重ねることにより
、隣合う回路パターンと十分な絶縁性を確保しつつ回路
パターンの幅を広くとることができとともに、微細な回
路パターンを形成する場合に種々な制約を受けることを
回避し、しかも信頼性の高い半導体装置を提供すること
を目的とする。
ンを形成した複数の基板をステム上に重ねることにより
、隣合う回路パターンと十分な絶縁性を確保しつつ回路
パターンの幅を広くとることができとともに、微細な回
路パターンを形成する場合に種々な制約を受けることを
回避し、しかも信頼性の高い半導体装置を提供すること
を目的とする。
［課題を解決するための手段］
本発明は、複数のリードビンを挿着したステムと、この
ステム上に順次搭載され９表面あるいは裏面の少なくと
もいずれか一方に回路パターンを乞異偶 し 有した基板とか吟噂今、前記ステムのリードピンと前記
基板に形成した回路パターンとが電気的に接続している
ことを要旨とする。
ステム上に順次搭載され９表面あるいは裏面の少なくと
もいずれか一方に回路パターンを乞異偶 し 有した基板とか吟噂今、前記ステムのリードピンと前記
基板に形成した回路パターンとが電気的に接続している
ことを要旨とする。
［作用］
本発明によれば、
■従来と比べて回路パターンの幅を広くとることができ
、しかも隣合う回路パターンと十分な絶縁性を確保でき
る。
、しかも隣合う回路パターンと十分な絶縁性を確保でき
る。
■ボンディング部を順次積層した複数の基板に夫々別々
に形成できるため、従来と比べてボンディング部を広く
でき信頼性を損うことを回避できる。
に形成できるため、従来と比べてボンディング部を広く
でき信頼性を損うことを回避できる。
■微細な回路パターンを形成する場合、基板の製造上、
あるいは回路パターンの断線等の種々な制約を受けるこ
とを回避できる。
あるいは回路パターンの断線等の種々な制約を受けるこ
とを回避できる。
■従来あるセラミック製品の様なボンディング部の多段
化を容易に実現できるｄ ［実施例］ 以下、本発明の一実施例を第１図及び第２図を参照して
説明する。ここで、第１図は本発明に係る半導体装置の
斜視図、第２図は第１図の部分拡大断面図である。
化を容易に実現できるｄ ［実施例］ 以下、本発明の一実施例を第１図及び第２図を参照して
説明する。ここで、第１図は本発明に係る半導体装置の
斜視図、第２図は第１図の部分拡大断面図である。
図中の１１は、複数の貫通孔１２を有するステムである
。このステム１１の貫通孔１２には、夫々リードビン１
３を挿着するための円筒状の気密封止用のガラス材１４
が挿着されている。前記ステム１１上には、例えば表面
に回路パターン１５を有し前記ガラス材１４の開口部分
の真上に対応する位置に挿入孔ｔｅａ 。
。このステム１１の貫通孔１２には、夫々リードビン１
３を挿着するための円筒状の気密封止用のガラス材１４
が挿着されている。前記ステム１１上には、例えば表面
に回路パターン１５を有し前記ガラス材１４の開口部分
の真上に対応する位置に挿入孔ｔｅａ 。
１８ｂを仔した第１基板１７が搭載されている。ここで
、一方の挿入孔１６ｂは、後記第２基板の挿入孔に達す
るリードピンの挿入をし易くする為、他方の挿入孔１［
ｉａに比べて多少大きくしである。また、第１基板１７
の挿入孔１６ａ 、 １６ｂは夫々前記ガラス材１４の
開口部分の真上に位置し、第１基板１７をステム１１上
に搭載したときリードピン１３の上部が基板１７の挿入
孔に挿入されるようになっている。前記第１基板１７の
略中央部には、前記回路パターン１５の一端側と接続す
る第１ボンデイング端子１８が設けられている。
、一方の挿入孔１６ｂは、後記第２基板の挿入孔に達す
るリードピンの挿入をし易くする為、他方の挿入孔１［
ｉａに比べて多少大きくしである。また、第１基板１７
の挿入孔１６ａ 、 １６ｂは夫々前記ガラス材１４の
開口部分の真上に位置し、第１基板１７をステム１１上
に搭載したときリードピン１３の上部が基板１７の挿入
孔に挿入されるようになっている。前記第１基板１７の
略中央部には、前記回路パターン１５の一端側と接続す
る第１ボンデイング端子１８が設けられている。
前記第１基板１７上には、例えば表面に回路パターン１
９を有しかつ前記第１基板１７の挿入孔１ｆｉａ 。
９を有しかつ前記第１基板１７の挿入孔１ｆｉａ 。
ｔａｂの真上に対応する位置に挿入孔２０ａ 、 ２０
ｂを有した第２基板２１が搭載されている。前記リード
ピン１３のうち特にリードピン１３ａは前記第１基板１
７の表面から僅かに上方に突出した位置にあり、リード
ピン１３ｂは第２基板２１の表面から僅かに上方に突出
した位置にある。ここで、前記リードピン１３ａの頂部
及びその周辺の基板１７部分には、前配回路パターン１
５に接続する半田層２２が設けられている。また、前記
リードピン１３ｂの頂部及びその周辺の基板２１部分に
は、前記回路パターン１９に接続する半田層２３が設け
られている。なお、前記半田層２２．２３は基板より突
出したリードピン１３の頂部及びその周辺に半田を付着
させた後、オーブンなどの加熱装置により溶着させるこ
とにより形成する。前記第２基板２１の略中央部には、
回路パターン１９の一端側と接続する環状の第２ボンデ
ィング部２４が設けられている。
ｂを有した第２基板２１が搭載されている。前記リード
ピン１３のうち特にリードピン１３ａは前記第１基板１
７の表面から僅かに上方に突出した位置にあり、リード
ピン１３ｂは第２基板２１の表面から僅かに上方に突出
した位置にある。ここで、前記リードピン１３ａの頂部
及びその周辺の基板１７部分には、前配回路パターン１
５に接続する半田層２２が設けられている。また、前記
リードピン１３ｂの頂部及びその周辺の基板２１部分に
は、前記回路パターン１９に接続する半田層２３が設け
られている。なお、前記半田層２２．２３は基板より突
出したリードピン１３の頂部及びその周辺に半田を付着
させた後、オーブンなどの加熱装置により溶着させるこ
とにより形成する。前記第２基板２１の略中央部には、
回路パターン１９の一端側と接続する環状の第２ボンデ
ィング部２４が設けられている。
しかして、上記実施例に係る半導体装置によれば、円筒
状に気密封止用のガラス材１４を挿着したステム１１上
に表面に回路パターン１５．第１ボンディング部１８を
形成した第１基板１７を設け、この第１基板１７上に表
面に回路パターン１９．第２ボンディング部２４を搭載
し、更に前記ステム１１．基板１７゜２１を貫通するよ
うにリードピン１３を設けてこられリードピン１３と上
記ボンディング部１８．２４を上記回路パターン１５．
１９を介して電気的に接続した構造となっているため、
以下に述べる効果を有する。
状に気密封止用のガラス材１４を挿着したステム１１上
に表面に回路パターン１５．第１ボンディング部１８を
形成した第１基板１７を設け、この第１基板１７上に表
面に回路パターン１９．第２ボンディング部２４を搭載
し、更に前記ステム１１．基板１７゜２１を貫通するよ
うにリードピン１３を設けてこられリードピン１３と上
記ボンディング部１８．２４を上記回路パターン１５．
１９を介して電気的に接続した構造となっているため、
以下に述べる効果を有する。
■従来と比べて回路パターンの幅を広くとることができ
、しかも隣合う回路パターンと十分な絶縁性を確保でき
る。
、しかも隣合う回路パターンと十分な絶縁性を確保でき
る。
■ボンディング部を第１基板１７．第２基板の略中央部
に夫々別々に形成できるため、従来と比べて広くでき信
頼性を損うことを回避できる。
に夫々別々に形成できるため、従来と比べて広くでき信
頼性を損うことを回避できる。
■微細な回路パターンを形成する場合、基板の製造上、
あるいは回路パターンの断線等の種々な制約を受けるこ
とを回避できる。
あるいは回路パターンの断線等の種々な制約を受けるこ
とを回避できる。
■第１ボンディング部１８を第１基板１７ Ｊ：、に形
成し、かつ第２ボンディング部２４を第２基板２１上に
形成してボンディング部の多段化を容易に実現できる。
成し、かつ第２ボンディング部２４を第２基板２１上に
形成してボンディング部の多段化を容易に実現できる。
なお、上記実施例では基板を２枚積層した場合について
述べたが、これに限らず、３枚以上積層してもよい。
述べたが、これに限らず、３枚以上積層してもよい。
また、上記実施例では、回路パターンを基板の表面側に
形成した場合について述べたが、これに限らず、２！板
の裏面あるいは両面に設けてもよい。
形成した場合について述べたが、これに限らず、２！板
の裏面あるいは両面に設けてもよい。
なお、な仮の両面に回路パターンを形成する場合は、例
えば基板に設けた挿入孔等にスルホールを形成して基板
両面の回路パターンを形成することができる。
えば基板に設けた挿入孔等にスルホールを形成して基板
両面の回路パターンを形成することができる。
［発明の効果コ
以上詳述した如く本発明によれば、回路パターンを形成
した複数の基板をステム上に重ねることにより、隣合う
回路パターンと十分な絶縁性を確保しつつ回路パターン
の幅を広くとることができるとともに、微細な回路パタ
ーンを形成する場合に種々な制約を受けることを回避し
、しかも信頼性の高い半導体装置を提供できる。
した複数の基板をステム上に重ねることにより、隣合う
回路パターンと十分な絶縁性を確保しつつ回路パターン
の幅を広くとることができるとともに、微細な回路パタ
ーンを形成する場合に種々な制約を受けることを回避し
、しかも信頼性の高い半導体装置を提供できる。
第１図は本発明の一実施例に係る半導体装置の斜視図、
第２図は第１図の部分拡大断面図、第３図は従来の半導
体装置のステムと基板を切り離した説明図、第４図は同
半導体装置の斜視図、第５図は同半導体装置を部分的に
拡大して示す断面図である。 １１・・・ステム、１２・・・貫通孔、１３・・・リー
ドピン、１４・・・ガラスキ（，１５，１９・・・回路
パターン、１［ｉａ 。 １６ｂ 、 ２０ａ 、 ２０ｂ−・・挿入孔、１７．
２１−・・基板、ｌｌｌ。 ２４・・・ボンディング端子、２２．２３・・・半田層
。 出願人代理人 弁理士 鈴江武彦 第１ 図 第２図 ＼ｊ 第３ 図 到シ５ 図
第２図は第１図の部分拡大断面図、第３図は従来の半導
体装置のステムと基板を切り離した説明図、第４図は同
半導体装置の斜視図、第５図は同半導体装置を部分的に
拡大して示す断面図である。 １１・・・ステム、１２・・・貫通孔、１３・・・リー
ドピン、１４・・・ガラスキ（，１５，１９・・・回路
パターン、１［ｉａ 。 １６ｂ 、 ２０ａ 、 ２０ｂ−・・挿入孔、１７．
２１−・・基板、ｌｌｌ。 ２４・・・ボンディング端子、２２．２３・・・半田層
。 出願人代理人 弁理士 鈴江武彦 第１ 図 第２図 ＼ｊ 第３ 図 到シ５ 図
Claims (1)
- 複数のリードピンを挿着したステムと、このステム上に
順次搭載され、表面あるいは裏面の少なくともいずれか
一方に回路パターンを有した基板とを具備し、前記ステ
ムのリードピンと前記基板に形成した回路パターンとが
電気的に接続していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193869A JPH0243756A (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193869A JPH0243756A (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243756A true JPH0243756A (ja) | 1990-02-14 |
Family
ID=16315107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193869A Pending JPH0243756A (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243756A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133553A (ja) * | 1986-11-25 | 1988-06-06 | Toshiba Corp | 半導体パツケ−ジ |
-
1988
- 1988-08-03 JP JP63193869A patent/JPH0243756A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133553A (ja) * | 1986-11-25 | 1988-06-06 | Toshiba Corp | 半導体パツケ−ジ |
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