JPH08110887A - 共通バスシステム - Google Patents
共通バスシステムInfo
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- JPH08110887A JPH08110887A JP6245298A JP24529894A JPH08110887A JP H08110887 A JPH08110887 A JP H08110887A JP 6245298 A JP6245298 A JP 6245298A JP 24529894 A JP24529894 A JP 24529894A JP H08110887 A JPH08110887 A JP H08110887A
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Abstract
(57)【要約】
【目的】本発明はマイクロプロセッサを含む３個以上の
バスマスタから構成される共通バスシステムに関し、使
用していないメモリに対しては短時間でアクセス可能と
することのできる共通バスシステムを実現することを目
的とする。 【構成】第１のバスマスタと共通資源が第１のバスで接
続された第１回路と、第２のバスマスタと共通資源が第
２のバスで接続された第２回路と、第１および第２のバ
スの間に設けられた第１のゲートと、第３のバスマスタ
と第１のバスの間に設けられた第２のゲートと、第１の
バス競合制御部と、第２のバス競合制御部とを備えた共
通バスシステムにおいて、第１のバスマスタをバスリト
ライアクセス機能を備えるマイクロプロセッサで構成
し、第２のバス競合制御部に第２のバスへのアクセス状
態とマイクロプロセッサの第２のバスへのアクセス状態
の論理積をとりリトライ信号として出力するリトライ信
号生成回路を設けて構成する。
バスマスタから構成される共通バスシステムに関し、使
用していないメモリに対しては短時間でアクセス可能と
することのできる共通バスシステムを実現することを目
的とする。 【構成】第１のバスマスタと共通資源が第１のバスで接
続された第１回路と、第２のバスマスタと共通資源が第
２のバスで接続された第２回路と、第１および第２のバ
スの間に設けられた第１のゲートと、第３のバスマスタ
と第１のバスの間に設けられた第２のゲートと、第１の
バス競合制御部と、第２のバス競合制御部とを備えた共
通バスシステムにおいて、第１のバスマスタをバスリト
ライアクセス機能を備えるマイクロプロセッサで構成
し、第２のバス競合制御部に第２のバスへのアクセス状
態とマイクロプロセッサの第２のバスへのアクセス状態
の論理積をとりリトライ信号として出力するリトライ信
号生成回路を設けて構成する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサを含
む３個以上のバスマスタから構成される共通バスシステ
ムに関する。
む３個以上のバスマスタから構成される共通バスシステ
ムに関する。
【０００２】通常、マイクロプロセッサ、ダイレクトメ
モリアクセスコントローラ（DirectMemory Access Cont
roller、以下ＤＭＡＣと称する）のバスマスタが３個以
上存在する共通バスシステムにおいては、各バスマスタ
がバス競合制御回路に対してバスリクエストを出力し、
バスアクノリッジを受信したバスマスタが共通バスを使
用できるように構成している。
モリアクセスコントローラ（DirectMemory Access Cont
roller、以下ＤＭＡＣと称する）のバスマスタが３個以
上存在する共通バスシステムにおいては、各バスマスタ
がバス競合制御回路に対してバスリクエストを出力し、
バスアクノリッジを受信したバスマスタが共通バスを使
用できるように構成している。
【０００３】近年の情報処理装置の進展により、システ
ム内で処理を行う情報量は増大の一途を辿っており、シ
ステム内で大量データの転送を短時間で行うことが要求
されるようになっている。
ム内で処理を行う情報量は増大の一途を辿っており、シ
ステム内で大量データの転送を短時間で行うことが要求
されるようになっている。
【０００４】このような、大量データの転送を高速で行
う一つの方式として、ダイレクトメモリアクセス（Dire
ct Memory Access、以下ＤＭＡと称する）方式が採用さ
れている。このようなＤＭＡ方式を用いても、バスマス
タが３個以上存在する共通バスシステムにおいては、バ
ス競合が発生する。そこで、バス競合が発生した場合は
バス競合制御回路で調停を行うが、処理速度が低下す
る。
う一つの方式として、ダイレクトメモリアクセス（Dire
ct Memory Access、以下ＤＭＡと称する）方式が採用さ
れている。このようなＤＭＡ方式を用いても、バスマス
タが３個以上存在する共通バスシステムにおいては、バ
ス競合が発生する。そこで、バス競合が発生した場合は
バス競合制御回路で調停を行うが、処理速度が低下す
る。
【０００５】このようなバス競合が発生した場合でも、
競合を調停し、処理速度を低下させることのない共通バ
スシステムが要求されている。
競合を調停し、処理速度を低下させることのない共通バ
スシステムが要求されている。
【０００６】
【従来の技術】図４は従来例を説明するブロック図を示
す。図中の第１回路１００内の１０Ｂはマイクロプロセ
ッサ、１１Ａはメモリ、４１Ａはマイクロプロセッサ１
０Ｂとメモリ１１Ａを接続するＰバス、第２回路２００
内の２０ＢはＤＭＡＣ、２１Ａはメモリ、４２ＡはＤＭ
ＡＣ２０Ｂとメモリ２１Ａを接続するＢバス、５１Ａは
Ｐバス４１とＢバス４２Ａを接続するゲート、３０Ｂは
ＤＭＡＣ、５２ＡはＤＭＡＣ３０ＢとＰバス４１Ａを接
続するゲート、６０ＡはＰバス４１Ａの競合を制御する
Ｐバス競合制御部、７０ＡはＢバス４２Ａの競合を制御
するＢバス競合制御部である。
す。図中の第１回路１００内の１０Ｂはマイクロプロセ
ッサ、１１Ａはメモリ、４１Ａはマイクロプロセッサ１
０Ｂとメモリ１１Ａを接続するＰバス、第２回路２００
内の２０ＢはＤＭＡＣ、２１Ａはメモリ、４２ＡはＤＭ
ＡＣ２０Ｂとメモリ２１Ａを接続するＢバス、５１Ａは
Ｐバス４１とＢバス４２Ａを接続するゲート、３０Ｂは
ＤＭＡＣ、５２ＡはＤＭＡＣ３０ＢとＰバス４１Ａを接
続するゲート、６０ＡはＰバス４１Ａの競合を制御する
Ｐバス競合制御部、７０ＡはＢバス４２Ａの競合を制御
するＢバス競合制御部である。
【０００７】この構成において、メモリ１１Ａはマイク
ロプロセッサ１０ＢとＤＭＡＣ３０Ｂとの共通資源、メ
モリ２１Ａはマイクロプロセッサ１０ＢとＤＭＡＣ２０
Ｂとの共通資源になっている。ここで、マイクロプロセ
ッサ１０Ｂはメモリ１１Ａ、２１Ａ、ＤＭＡＣ２０Ｂ、
３０Ｂのすべてにアクセスすることが必要であり、アク
セスの状態によってはバス競合が生じるので、バス競合
を調停するためのＰバス競合制御部６０Ａ、Ｂバス競合
制御部７０Ａを設けている。
ロプロセッサ１０ＢとＤＭＡＣ３０Ｂとの共通資源、メ
モリ２１Ａはマイクロプロセッサ１０ＢとＤＭＡＣ２０
Ｂとの共通資源になっている。ここで、マイクロプロセ
ッサ１０Ｂはメモリ１１Ａ、２１Ａ、ＤＭＡＣ２０Ｂ、
３０Ｂのすべてにアクセスすることが必要であり、アク
セスの状態によってはバス競合が生じるので、バス競合
を調停するためのＰバス競合制御部６０Ａ、Ｂバス競合
制御部７０Ａを設けている。
【０００８】例えば、ＤＭＡＣ２０Ｂがメモリ２１Ａを
アクセス中であるとする。このＤＭＡＣ２０Ｂはデータ
の高速転送を行うので優先度が高く、マイクロプロセッ
サ１０Ｂがゲート５１ＡよりＢバス４２Ａをアクセス中
でなければ、いつでもメモリ２１Ａにアクセス可能であ
るものとする。マイクロプロセッサ１０ＢがＢバス４２
Ａを獲得するためには、Ｂバス競合制御部７０Ａにバス
リクエストを送出することが必要であり、ＤＭＡＣ２０
ＢがＢバス４２Ａを使用中でなければ、バスアクノリッ
ジが返送されＢバス４２Ａにアクセス可能となる。した
がって、ＤＭＡＣ２０ＢがＢバス４２Ａのアクセスに関
して、待たされるのはマイクロプロセッサ１０ＢがＢバ
ス４２Ａをアクセス中の時だけである。
アクセス中であるとする。このＤＭＡＣ２０Ｂはデータ
の高速転送を行うので優先度が高く、マイクロプロセッ
サ１０Ｂがゲート５１ＡよりＢバス４２Ａをアクセス中
でなければ、いつでもメモリ２１Ａにアクセス可能であ
るものとする。マイクロプロセッサ１０ＢがＢバス４２
Ａを獲得するためには、Ｂバス競合制御部７０Ａにバス
リクエストを送出することが必要であり、ＤＭＡＣ２０
ＢがＢバス４２Ａを使用中でなければ、バスアクノリッ
ジが返送されＢバス４２Ａにアクセス可能となる。した
がって、ＤＭＡＣ２０ＢがＢバス４２Ａのアクセスに関
して、待たされるのはマイクロプロセッサ１０ＢがＢバ
ス４２Ａをアクセス中の時だけである。
【０００９】これに対して、メモリ１１Ａはマイクロプ
ロセッサ１０Ｂと同一のＰバス４１Ａ上にあり、ＤＭＡ
Ｃ３０Ｂがメモリ１１Ａにアクセスすると、Ｐバス競合
制御部６０Ａはマイクロプロセッサ１０Ｂに対して、Ｐ
バス４１Ａをホールドさせるホールド信号を出力する。
そして、マイクロプロセッサ１０Ｂはバスサイクル終了
後、ホールドされＰバス４１Ａが空きとなるので、ＤＭ
ＡＣ３０Ｂはメモリ１１Ａへのアクセスが可能となる。
ロセッサ１０Ｂと同一のＰバス４１Ａ上にあり、ＤＭＡ
Ｃ３０Ｂがメモリ１１Ａにアクセスすると、Ｐバス競合
制御部６０Ａはマイクロプロセッサ１０Ｂに対して、Ｐ
バス４１Ａをホールドさせるホールド信号を出力する。
そして、マイクロプロセッサ１０Ｂはバスサイクル終了
後、ホールドされＰバス４１Ａが空きとなるので、ＤＭ
ＡＣ３０Ｂはメモリ１１Ａへのアクセスが可能となる。
【００１０】
【発明が解決しようとする課題】上述の従来例で説明し
たように、マイクロプロセッサ１０Ｂの待たされ方はＢ
バス４２Ａへのアクセスの場合はウェイト（バスサイク
ル中）であり、Ｐバス４１Ａへのアクセスの場合はホー
ルド（バスサイクル間）となる。
たように、マイクロプロセッサ１０Ｂの待たされ方はＢ
バス４２Ａへのアクセスの場合はウェイト（バスサイク
ル中）であり、Ｐバス４１Ａへのアクセスの場合はホー
ルド（バスサイクル間）となる。
【００１１】したがって、ＤＭＡＣ２０ＢがＢバス４２
Ａをアクセス中に、マイクロプロセッサ１０ＢがＢバス
４２Ａをアクセスしようとした場合はマイクロプロセッ
サ１０Ｂはウェイト状態となるが、ＤＭＡＣ３０ＢがＰ
バス４１Ａをアクセスしようとしてバスリクエストを出
しても、マイクロプロセッサ１０Ｂがバスサイクル中
（ウェイト中）であるので、ＤＭＡＣ３０ＢはＰバス４
１Ａを獲得できず、メモリ１１Ａにアクセスできない。
このような状態はメモリ１１Ａでは競合が発生していな
いにのに、アクセス不可能となったものであり、このよ
うな状態の発生は処理速度を低下させることになる。そ
こで、使用してしない場合にはアクセス可能とすること
が要求される。
Ａをアクセス中に、マイクロプロセッサ１０ＢがＢバス
４２Ａをアクセスしようとした場合はマイクロプロセッ
サ１０Ｂはウェイト状態となるが、ＤＭＡＣ３０ＢがＰ
バス４１Ａをアクセスしようとしてバスリクエストを出
しても、マイクロプロセッサ１０Ｂがバスサイクル中
（ウェイト中）であるので、ＤＭＡＣ３０ＢはＰバス４
１Ａを獲得できず、メモリ１１Ａにアクセスできない。
このような状態はメモリ１１Ａでは競合が発生していな
いにのに、アクセス不可能となったものであり、このよ
うな状態の発生は処理速度を低下させることになる。そ
こで、使用してしない場合にはアクセス可能とすること
が要求される。
【００１２】本発明は、使用していないメモリに対して
はアクセス可能とし、システムのスループットを向上さ
せることのできる共通バスシステムを実現しようとす
る。
はアクセス可能とし、システムのスループットを向上さ
せることのできる共通バスシステムを実現しようとす
る。
【００１３】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。１００は第１のバスマスタ１
０としてのマイクロプロセッサと第１の共通資源１１が
第１のバス４１で接続された第１回路であり、２００は
第２のバスマスタ２０と第２の共通資源２１が第２のバ
ス４２で接続された第２回路であり、５１は第１のバス
４１と第２のバス４２の間に設けられた第１のゲートで
あり、５２は第３のバスマスタと第１のバス４１の間に
設けられた第２のゲートであり、６０は第１のバス４１
の競合制御を行う第１のバス競合制御部であり、７０は
第２のバス４２の競合制御を行う第２のバス競合制御部
である。
明するブロック図である。１００は第１のバスマスタ１
０としてのマイクロプロセッサと第１の共通資源１１が
第１のバス４１で接続された第１回路であり、２００は
第２のバスマスタ２０と第２の共通資源２１が第２のバ
ス４２で接続された第２回路であり、５１は第１のバス
４１と第２のバス４２の間に設けられた第１のゲートで
あり、５２は第３のバスマスタと第１のバス４１の間に
設けられた第２のゲートであり、６０は第１のバス４１
の競合制御を行う第１のバス競合制御部であり、７０は
第２のバス４２の競合制御を行う第２のバス競合制御部
である。
【００１４】また、７１は本発明により第２のバス競合
制御部７０に設けるリトライ信号生成回路であり、第２
のバス４２へのアクセス状態とリトライアクセス機能付
きのマイクロプロセッサ１０の第２のバス４２へのアク
セス状態の論理積をとりリトライ信号として出力するも
のである。
制御部７０に設けるリトライ信号生成回路であり、第２
のバス４２へのアクセス状態とリトライアクセス機能付
きのマイクロプロセッサ１０の第２のバス４２へのアク
セス状態の論理積をとりリトライ信号として出力するも
のである。
【００１５】さらに、第１のバスマスタ１０としてのマ
イクロプロセッサをリトライアクセス機能を備えるマイ
クロプロセッサで構成し、第２のバスマスタ２０が第２
の共通資源２１をアクセス中に、リトライアクセス機能
付きのマイクロプロセッサ１０が第２の共通資源２１を
アクセスした場合、リトライ信号生成回路７１から出力
されるリトライ信号により、リトライアクセス機能付き
マイクロプロセッサのバスサイクルを一旦終了させるよ
うに構成する。
イクロプロセッサをリトライアクセス機能を備えるマイ
クロプロセッサで構成し、第２のバスマスタ２０が第２
の共通資源２１をアクセス中に、リトライアクセス機能
付きのマイクロプロセッサ１０が第２の共通資源２１を
アクセスした場合、リトライ信号生成回路７１から出力
されるリトライ信号により、リトライアクセス機能付き
マイクロプロセッサのバスサイクルを一旦終了させるよ
うに構成する。
【００１６】
【作用】最近のマイクロプロセッサでは、リトライアク
セス機能を具備しているものが多い。本発明では、この
ようなリトライアクセス機能付きのマイクロプロセッサ
を第１のバスマスタ１０として使用し、リトライ信号生
成回路７１から出力される、第２のバス４２へのアクセ
ス状態とリトライアクセス機能付きのマイクロプロセッ
サの第２のバス４２へのアクセス状態の論理積をとった
リトライ信号により、リトライアクセス機能付きのマイ
クロプロセッサのバスサイクルを一旦終了させ、第３の
バスマスタ３０が第１の共通資源１１をアクセスするた
めのバスリクエストを受け付け、第３のバスマスタ３０
が第１の共通資源１１をアクセスすることを可能とす
る。
セス機能を具備しているものが多い。本発明では、この
ようなリトライアクセス機能付きのマイクロプロセッサ
を第１のバスマスタ１０として使用し、リトライ信号生
成回路７１から出力される、第２のバス４２へのアクセ
ス状態とリトライアクセス機能付きのマイクロプロセッ
サの第２のバス４２へのアクセス状態の論理積をとった
リトライ信号により、リトライアクセス機能付きのマイ
クロプロセッサのバスサイクルを一旦終了させ、第３の
バスマスタ３０が第１の共通資源１１をアクセスするた
めのバスリクエストを受け付け、第３のバスマスタ３０
が第１の共通資源１１をアクセスすることを可能とす
る。
【００１７】
【実施例】従来例の課題を解決する方式としては次のよ
うな方式が考えられる。第１のバスマスタ１０としての
マイクロプロセッサが第２のバス４２をアクセスするま
でに、空きか否かを調べ、空きであれば第２のバスマス
タを一時的に停止してから第２のバス４２にアクセスす
る方式が考えられる。
うな方式が考えられる。第１のバスマスタ１０としての
マイクロプロセッサが第２のバス４２をアクセスするま
でに、空きか否かを調べ、空きであれば第２のバスマス
タを一時的に停止してから第２のバス４２にアクセスす
る方式が考えられる。
【００１８】この方式を採用すれば、第２のバス４２へ
のアクセスは直ちに終了し、第３のバスマスタ３０はマ
イクロプロセッサが第２のバス４２へのアクセスを行う
時間だけ待てば、第１のバス４１にアクセスすることが
可能となる。
のアクセスは直ちに終了し、第３のバスマスタ３０はマ
イクロプロセッサが第２のバス４２へのアクセスを行う
時間だけ待てば、第１のバス４１にアクセスすることが
可能となる。
【００１９】しかし、このような方式では、第２のバス
４２が空きか否かを調べるためのハードウェアが必要と
なり、さらに第２のバス４２が空きか否かをファームウ
ェアを使用して調べるために、マイクロプロセッサがそ
のための処理を行うことになり、処理速度が低下する。
また、第２のバスマスタ２０が一時的に停止するので、
第２のバスマスタ２０と第２の共通資源２１の間のデー
タの転送速度も低下するので良い解決方式とは言えな
い。
４２が空きか否かを調べるためのハードウェアが必要と
なり、さらに第２のバス４２が空きか否かをファームウ
ェアを使用して調べるために、マイクロプロセッサがそ
のための処理を行うことになり、処理速度が低下する。
また、第２のバスマスタ２０が一時的に停止するので、
第２のバスマスタ２０と第２の共通資源２１の間のデー
タの転送速度も低下するので良い解決方式とは言えな
い。
【００２０】そこで、本発明では、最近のマイクロプロ
セッサで、一般的に備えられているリトライアクセス機
能を利用することにより課題を解決している。このリト
ライアクセス機能は、バスアクセス終了時に、リトライ
信号をマイクロプロセッサに対して出力すると、今、行
ったバスサイクルを再度実行する機能であり、ファーム
ウェアは介在しない。（例えば、あるデータを読み出し
パリティチェックを行った結果エラーが検出された場
合、再度同じデータを読み出すような処理に用いられ
る。） 図２は本発明の実施例を説明するブロック図を示す。図
は原理図で説明した第１回路１００をリトライ機能付き
マイクロプロセッサの１０Ａとメモリ１１Ａから構成
し、第２回路２００をＨＤＬＣ（High-level Data Link
Control Procedures)２０Ａとメモリ２１Ａから構成
し、第３のバスマスタ３０をＨＤＬＣ３０Ａで構成して
いる。
セッサで、一般的に備えられているリトライアクセス機
能を利用することにより課題を解決している。このリト
ライアクセス機能は、バスアクセス終了時に、リトライ
信号をマイクロプロセッサに対して出力すると、今、行
ったバスサイクルを再度実行する機能であり、ファーム
ウェアは介在しない。（例えば、あるデータを読み出し
パリティチェックを行った結果エラーが検出された場
合、再度同じデータを読み出すような処理に用いられ
る。） 図２は本発明の実施例を説明するブロック図を示す。図
は原理図で説明した第１回路１００をリトライ機能付き
マイクロプロセッサの１０Ａとメモリ１１Ａから構成
し、第２回路２００をＨＤＬＣ（High-level Data Link
Control Procedures)２０Ａとメモリ２１Ａから構成
し、第３のバスマスタ３０をＨＤＬＣ３０Ａで構成して
いる。
【００２１】また、原理図で説明した、第１のバス４１
をＰバス４１Ａで構成し、第２のバス４２をＢバス４２
Ａで構成し、第１および第２のゲート５１、５２をゲー
ト５１Ａ、５２Ａで構成し、第１および第２のバス競合
制御部６０、７０をＰバス競合制御部６０Ａ、Ｂバス競
合制御部７０で構成している。
をＰバス４１Ａで構成し、第２のバス４２をＢバス４２
Ａで構成し、第１および第２のゲート５１、５２をゲー
ト５１Ａ、５２Ａで構成し、第１および第２のバス競合
制御部６０、７０をＰバス競合制御部６０Ａ、Ｂバス競
合制御部７０で構成している。
【００２２】図において、ＨＤＬＣ２０Ａは高速用、Ｈ
ＤＬＣ３０Ａは低速用とし、それぞれ図示省略のシリア
ルインタフェースを備えており、シリアルインタフェー
スからの受信データをメモリ１１Ａ、２１Ａに書き込ん
だり、メモリ１１Ａ、２１Ａ上のデータをシリアルイン
タフェースに送出する。これらの送受信処理を高速で行
うためにＤＭＡＣ機能を具備している。Ｐバス競合制御
部６０Ａ内の６１はＰバス４１Ａのバスサイクルが終了
したことを通知するバスサイクル終了通知回路（図中バ
ス終了通知回路と示す）であり、Ｂバス競合制御部７０
Ａ内の７２はＢバス４２Ａのバスサイクルが終了したこ
とを通知するバスサイクル終了通知回路である。
ＤＬＣ３０Ａは低速用とし、それぞれ図示省略のシリア
ルインタフェースを備えており、シリアルインタフェー
スからの受信データをメモリ１１Ａ、２１Ａに書き込ん
だり、メモリ１１Ａ、２１Ａ上のデータをシリアルイン
タフェースに送出する。これらの送受信処理を高速で行
うためにＤＭＡＣ機能を具備している。Ｐバス競合制御
部６０Ａ内の６１はＰバス４１Ａのバスサイクルが終了
したことを通知するバスサイクル終了通知回路（図中バ
ス終了通知回路と示す）であり、Ｂバス競合制御部７０
Ａ内の７２はＢバス４２Ａのバスサイクルが終了したこ
とを通知するバスサイクル終了通知回路である。
【００２３】バスサイクル終了通知回路６１はＰバス４
１Ａのバスサイクルが終了するとバスサイクル終了信号
をＨＤＬＣ３０Ａに返送し、バスサイクルを終了させ
る。このバスサイクル終了信号が返送されるまでは、Ｈ
ＤＬＣ３０Ａはウエイト状態に入り、バスサイクルは終
了しない。同様に、バスサイクル終了通知回路７２はＢ
バス４２Ａのバスサイクルが終了するとバスサイクル終
了信号をＨＤＬＣ２０Ａに返送し、バスサイクルを終了
させる。このバスサイクル終了信号が返送されるまで
は、ＨＤＬＣ２０Ａはウエイト状態に入り、バスサイク
ルは終了しない。
１Ａのバスサイクルが終了するとバスサイクル終了信号
をＨＤＬＣ３０Ａに返送し、バスサイクルを終了させ
る。このバスサイクル終了信号が返送されるまでは、Ｈ
ＤＬＣ３０Ａはウエイト状態に入り、バスサイクルは終
了しない。同様に、バスサイクル終了通知回路７２はＢ
バス４２Ａのバスサイクルが終了するとバスサイクル終
了信号をＨＤＬＣ２０Ａに返送し、バスサイクルを終了
させる。このバスサイクル終了信号が返送されるまで
は、ＨＤＬＣ２０Ａはウエイト状態に入り、バスサイク
ルは終了しない。
【００２４】また、リトライ信号生成回路７１はＨＤＬ
Ｃ２０ＡがＢバス４２Ａをアクセス中であることを示す
信号とリトライ機能付きのマイクロプロセッサ１０Ａが
Ｂバス４２Ａをアクセスすることを示す信号の論理積を
とり、リトライ機能付きのマイクロプロセッサ１０Ａに
出力するものである。
Ｃ２０ＡがＢバス４２Ａをアクセス中であることを示す
信号とリトライ機能付きのマイクロプロセッサ１０Ａが
Ｂバス４２Ａをアクセスすることを示す信号の論理積を
とり、リトライ機能付きのマイクロプロセッサ１０Ａに
出力するものである。
【００２５】図３は本発明の実施例のアクセスタイムチ
ャートを示す。図において、ＨＤＬＣ２０ＡがＢバス４
２Ａをアクセスしているときに、リトライ機能付きのマ
イクロプロセッサ（図中μＰと示す）１０ＡがＢバス４
２Ａをアクセスしようとすると、バス衝突が発生するの
で、リトライ信号生成回路７１からリトライ信号を送出
し、リトライ機能付きのマイクロプロセッサ１０Ａをリ
トライ状態とする。ここでは、次のバスサイクルでマイ
クロプロセッサ１０Ａはホールド状態となるので、ＨＤ
ＬＣ３０ＡはＰバス４１Ａへのアクセスが可能となり、
ＨＤＬＣ３０Ａのデータのシリアル送受信が可能とな
る。また、タイムチャートの中のμＰリトライバスアク
セスはリトライ信号により、マイクロプロセッサが再度
Ｂバス４２Ａへのアクセス動作を行うことを示してい
る。
ャートを示す。図において、ＨＤＬＣ２０ＡがＢバス４
２Ａをアクセスしているときに、リトライ機能付きのマ
イクロプロセッサ（図中μＰと示す）１０ＡがＢバス４
２Ａをアクセスしようとすると、バス衝突が発生するの
で、リトライ信号生成回路７１からリトライ信号を送出
し、リトライ機能付きのマイクロプロセッサ１０Ａをリ
トライ状態とする。ここでは、次のバスサイクルでマイ
クロプロセッサ１０Ａはホールド状態となるので、ＨＤ
ＬＣ３０ＡはＰバス４１Ａへのアクセスが可能となり、
ＨＤＬＣ３０Ａのデータのシリアル送受信が可能とな
る。また、タイムチャートの中のμＰリトライバスアク
セスはリトライ信号により、マイクロプロセッサが再度
Ｂバス４２Ａへのアクセス動作を行うことを示してい
る。
【００２６】図５の従来例のアクセスタイムチャートで
ある。図５は図３の実施例のタイムチャートと比較する
ために同じ時間軸をとったものであり、図３と図５を比
較すると、図３の本発明の実施例において、ＨＤＬＣ３
０Ａ側では１サイクル分早く処理が終了するので、その
時間だけ、早くデータを送信することが可能となること
が分かる。
ある。図５は図３の実施例のタイムチャートと比較する
ために同じ時間軸をとったものであり、図３と図５を比
較すると、図３の本発明の実施例において、ＨＤＬＣ３
０Ａ側では１サイクル分早く処理が終了するので、その
時間だけ、早くデータを送信することが可能となること
が分かる。
【００２７】
【発明の効果】本発明によれば、Ｐバス上ののメモリが
競合を起こしていない場合に、アクセスした時の待ち時
間を減少させることができ、共通バスシステムとしての
スループットを向上させることが可能となる。
競合を起こしていない場合に、アクセスした時の待ち時
間を減少させることができ、共通バスシステムとしての
スループットを向上させることが可能となる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明するブロック図
【図３】 本発明の実施例のアクセスタイムチャート
【図４】 従来例を説明するブロック図
【図５】 従来例のアクセスタイムチャート
１００ 第１回路 ２００ 第２回路 １０ 第１のバスマスタ １０Ａ、１０Ｂ マイクロプロセッサ １１ 第１の共通資源 １１Ａ、２１Ａ メモリ ２０ 第２のバスマスタ ２０Ａ、３０Ａ ＨＤＬＣ ２０Ｂ、３０Ｂ ＤＭＡＣ ２１ 第２の共通資源 ３０ 第３のバスマスタ ４１ 第１のバス ４１Ａ Ｐバス ４２ 第２のバス ４２Ａ Ｂバス ５１ 第１のゲート ５２ 第２のゲート ５１Ａ、５２Ａ ゲート ６０ 第１のバス競合制御部 ６０Ａ Ｐバス競合制御部 ７０ 第２のバス競合制御部 ７０Ａ Ｂバス競合制御部 ６１、７２ バスサイクル終了通知回路 ７１ リトライ信号生成回路
Claims (1)
- 【請求項１】 マイクロプロセッサを含む３個以上のバ
スマスタが接続された共通バスシステムであって、 第１のバスマスタと第１の共通資源が第１のバスで接続
された第１回路と、 第２のバスマスタと第２の共通資源が第２のバスで接続
された第２回路と、 前記第１のバスと前記第２のバスの間に設けられた第１
のゲートと、 第３のバスマスタと前記第１のバスの間に設けられた第
２のゲートと、 前記第１のバスの競合制御を行う第１のバス競合制御部
と、 前記第２のバスの競合制御を行う第２のバス競合制御部
とを備えた共通バスシステムにおいて、 前記第１のバスマスタをバスリトライアクセス機能を備
えるマイクロプロセッサで構成し、 前記第２のバス競合制御部に第２のバスへのアクセス状
態と、リトライアクセス機能付きの前記マイクロプロセ
ッサの前記第２のバスへのアクセス状態の論理積をとり
リトライ信号として出力するリトライ信号生成回路を設
け、 前記第２のバスマスタが前記第２の共通資源をアクセス
中にリトライアクセス機能付きの前記マイクロプロセッ
サが前記第２の共通資源をアクセスした場合、前記リト
ライ信号生成回路から出力されるリトライ信号により、
リトライアクセス機能付きの前記マイクロプロセッサの
バスサイクルを一旦終了させ、前記第３のバスマスタが
前記第１の共通資源をアクセスするためのバスリクエス
トを受け付け、前記第３のバスマスタが前記第１の共通
資源をアクセスすることを特徴とする共通バスシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245298A JPH08110887A (ja) | 1994-10-11 | 1994-10-11 | 共通バスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245298A JPH08110887A (ja) | 1994-10-11 | 1994-10-11 | 共通バスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08110887A true JPH08110887A (ja) | 1996-04-30 |
Family
ID=17131597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6245298A Withdrawn JPH08110887A (ja) | 1994-10-11 | 1994-10-11 | 共通バスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08110887A (ja) |
-
1994
- 1994-10-11 JP JP6245298A patent/JPH08110887A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |