JPH077342B2 - マイクロコンピュータの評価装置 - Google Patents
マイクロコンピュータの評価装置Info
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- JPH077342B2 JPH077342B2 JP1095836A JP9583689A JPH077342B2 JP H077342 B2 JPH077342 B2 JP H077342B2 JP 1095836 A JP1095836 A JP 1095836A JP 9583689 A JP9583689 A JP 9583689A JP H077342 B2 JPH077342 B2 JP H077342B2
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- ram
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- 238000011156 evaluation Methods 0.000 title claims description 40
- 241001504505 Troglodytes troglodytes Species 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、マイクロコンピュータの評価装置に関し、特
に、評価用として使用されるメモリのアクセス状況を確
認するのに好適な、マイクロコンピュータの評価装置に
関するものである。
に、評価用として使用されるメモリのアクセス状況を確
認するのに好適な、マイクロコンピュータの評価装置に
関するものである。
（ロ） 従来の技術 従来、量産用１チップマイクロコンピュータと略同一機
能を有する評価用マイクロコンピュータを用いてプログ
ラム評価を行なっていた場合について説明する。
能を有する評価用マイクロコンピュータを用いてプログ
ラム評価を行なっていた場合について説明する。
まず評価用マイクロコンピュータに内蔵されているプロ
グラムカウンタによって外部のプログラムメモリの所定
アドレスがアクセスされると、該プログラムメモリの所
定アドレスに予め記憶されているプログラムデータが評
価用マイクロコンピュータに読み込まれる。一方、評価
用マイクロコンピュータに内蔵されているデータポイン
タによって外部のデータメモリの所定アドレスがアクセ
スされると、該データメモリの所定アドレスに書き込ま
れていたデータが評価用マイクロコンピュータに読み込
まれる。これにより、評価用マイクロコンピュータの内
部回路は、前記プログラムデータに基づいて動作し、取
り込んだ前記データを処理していた。
グラムカウンタによって外部のプログラムメモリの所定
アドレスがアクセスされると、該プログラムメモリの所
定アドレスに予め記憶されているプログラムデータが評
価用マイクロコンピュータに読み込まれる。一方、評価
用マイクロコンピュータに内蔵されているデータポイン
タによって外部のデータメモリの所定アドレスがアクセ
スされると、該データメモリの所定アドレスに書き込ま
れていたデータが評価用マイクロコンピュータに読み込
まれる。これにより、評価用マイクロコンピュータの内
部回路は、前記プログラムデータに基づいて動作し、取
り込んだ前記データを処理していた。
ここで評価用マイクロコンピュータに対しては、コント
ロール回路が設けられている。即ち該コントロール回路
には、プログラム評価を行ないたいプログラムメモリの
所定アドレスのアドレスデータが予めプリセットされて
おり、且つ該コントロール回路には、評価用マイクロコ
ンピュータ内部のプログラムカウンタによるアドレスデ
ータが、プログラムメモリと共に印加される様になって
いる。従って評価用マイクロコンピュータからのアドレ
スデータがコントロール回路に印加され、該アドレスデ
ータがコントロール回路に予め定められたデータと一致
すると、該コントロール回路から一時停止信号が発生
し、これより該一時停止信号によって評価用マイクロコ
ンピュータの動作が一時停止することになる。この時、
評価用マイクロコンピュータから得られたデータが、正
規のプログラムデータに対応する正常なデータであるか
否かを解析することによって、プログラム評価を行なっ
ていた。
ロール回路が設けられている。即ち該コントロール回路
には、プログラム評価を行ないたいプログラムメモリの
所定アドレスのアドレスデータが予めプリセットされて
おり、且つ該コントロール回路には、評価用マイクロコ
ンピュータ内部のプログラムカウンタによるアドレスデ
ータが、プログラムメモリと共に印加される様になって
いる。従って評価用マイクロコンピュータからのアドレ
スデータがコントロール回路に印加され、該アドレスデ
ータがコントロール回路に予め定められたデータと一致
すると、該コントロール回路から一時停止信号が発生
し、これより該一時停止信号によって評価用マイクロコ
ンピュータの動作が一時停止することになる。この時、
評価用マイクロコンピュータから得られたデータが、正
規のプログラムデータに対応する正常なデータであるか
否かを解析することによって、プログラム評価を行なっ
ていた。
（ハ） 発明が解決しようとする課題 しかしながら前記従来の技術において、プログラム評価
を行なうことを目的とし、評価用マイクロコンピュータ
によって、データメモリの指定アドレスに対してデータ
の書き込み／読み出しを行なった場合、従来の評価装置
には、該データメモリの書き込み／読み出しアドレスを
確認する手段がなく、即ちデータメモリのどのアドレス
をアクセスしてプログラム評価を行なったのかを確認す
る術がなく、データメモリの全アドレスに対するアクセ
ス状況が不明確であった。従って、データメモリの所定
アドレスを誤ったプログラムデータに基づいて誤ってア
クセスし、誤ったプログラム評価を行なってしまった場
合でも、誤り状態を確認できず、これより正確なプログ
ラム評価ができない問題点があった。
を行なうことを目的とし、評価用マイクロコンピュータ
によって、データメモリの指定アドレスに対してデータ
の書き込み／読み出しを行なった場合、従来の評価装置
には、該データメモリの書き込み／読み出しアドレスを
確認する手段がなく、即ちデータメモリのどのアドレス
をアクセスしてプログラム評価を行なったのかを確認す
る術がなく、データメモリの全アドレスに対するアクセ
ス状況が不明確であった。従って、データメモリの所定
アドレスを誤ったプログラムデータに基づいて誤ってア
クセスし、誤ったプログラム評価を行なってしまった場
合でも、誤り状態を確認できず、これより正確なプログ
ラム評価ができない問題点があった。
更にプログラム評価によって使用されたデータメモリの
アクセス回数を一目で確認する手段がなく、これよりプ
ログラム評価時におけるデータメモリの正しいアクセス
回数に対する実際のアクセス回数を、迅速に確認できな
い問題点があった。
アクセス回数を一目で確認する手段がなく、これよりプ
ログラム評価時におけるデータメモリの正しいアクセス
回数に対する実際のアクセス回数を、迅速に確認できな
い問題点があった。
（ニ） 課題を解決するための手段 本発明は前記問題点を解決するために為されたものであ
り、 所定のデータが記憶される第１のメモリと、 該第１のメモリの各アドレスに１対１に対応し、該第１
のメモリのアドレスのアクセスを行なったことを示す処
理コードが書き込まれる対応アドレス、及び該第１のメ
モリの全アクセス回数を示すアクセス回数データが書き
込まれる特定アドレスとを有する第２のメモリと、 前記第１のメモリ及び前記第２のメモリの対応アドレス
を同時にアクセスするためのアドレスカウンタを内蔵
し、前記第１のメモリの指定アドレスにおける所定デー
タを読み込んで動作する評価用マイクロコンピュータ
と、 前記第１のメモリを書き込み又は読み出し動作させるた
めのメモリ駆動信号に基づき、書き込み状態となった前
記第２のメモリの対応アドレスに、前記処理コードを書
き込むための手段と、 前記第１のメモリ及び前記第２のメモリの各アクセス期
間において、前記第２のメモリの特定アドレスからアク
セス回数データを読み出してインクリメントする動作、
及びインクリメントされたアクセス回数データを前記第
２のメモリの特定アドレスに書き込む動作を行なう手段
と、 を備えたことを特徴とするマイクロコンピュータの評価
装置である。
り、 所定のデータが記憶される第１のメモリと、 該第１のメモリの各アドレスに１対１に対応し、該第１
のメモリのアドレスのアクセスを行なったことを示す処
理コードが書き込まれる対応アドレス、及び該第１のメ
モリの全アクセス回数を示すアクセス回数データが書き
込まれる特定アドレスとを有する第２のメモリと、 前記第１のメモリ及び前記第２のメモリの対応アドレス
を同時にアクセスするためのアドレスカウンタを内蔵
し、前記第１のメモリの指定アドレスにおける所定デー
タを読み込んで動作する評価用マイクロコンピュータ
と、 前記第１のメモリを書き込み又は読み出し動作させるた
めのメモリ駆動信号に基づき、書き込み状態となった前
記第２のメモリの対応アドレスに、前記処理コードを書
き込むための手段と、 前記第１のメモリ及び前記第２のメモリの各アクセス期
間において、前記第２のメモリの特定アドレスからアク
セス回数データを読み出してインクリメントする動作、
及びインクリメントされたアクセス回数データを前記第
２のメモリの特定アドレスに書き込む動作を行なう手段
と、 を備えたことを特徴とするマイクロコンピュータの評価
装置である。
（ホ） 作用 本発明は、マイクロコンピュータの評価装置であり、プ
ログラム評価時におけるメモリ（第１のメモリ）のアク
セス回数を示すアクセス回数データが記憶手段（第２の
メモリの特定アドレス）に記憶され、また第１のメモリ
の所定アドレスのアクセスを行なったことを示す処理コ
ードが、該第１のメモリの指定アドレスに対応する第２
のメモリの対応アドレスに書き込まれる。従って、メモ
リ（第１のメモリ）の正規のアドレスがアクセスされた
か否かをチェックできると共に、メモリ（第１のメモ
リ）のアクセス回数をも確認でき、これより正確なプロ
グラム評価を迅速に行なえることになる。
ログラム評価時におけるメモリ（第１のメモリ）のアク
セス回数を示すアクセス回数データが記憶手段（第２の
メモリの特定アドレス）に記憶され、また第１のメモリ
の所定アドレスのアクセスを行なったことを示す処理コ
ードが、該第１のメモリの指定アドレスに対応する第２
のメモリの対応アドレスに書き込まれる。従って、メモ
リ（第１のメモリ）の正規のアドレスがアクセスされた
か否かをチェックできると共に、メモリ（第１のメモ
リ）のアクセス回数をも確認でき、これより正確なプロ
グラム評価を迅速に行なえることになる。
（ヘ） 実施例 本発明の詳細を図示の実施例により具体的に説明する。
図面について、符号及び構成を説明すると、（１）はエ
バリュエーションチップ（評価用マイクロコンピュー
タ）であり、該エバリュエーションチップ（１）は、量
産用１チップマイクロコンピュータと略同一機能を有し
ており、アドレスカウンタとしてのデータポインタ（1
a）を内蔵している。（２）はRAM（メモリ、第１のメモ
リ）であり、該RAM（２）は、前記エバリュエーション
チップ（１）から出力される書き込み信号WR1（メモリ
駆動信号）によって書き込み状態となり、また読み出し
信号RD1（メモリ駆動信号）によって読み出し状態とな
る。
バリュエーションチップ（評価用マイクロコンピュー
タ）であり、該エバリュエーションチップ（１）は、量
産用１チップマイクロコンピュータと略同一機能を有し
ており、アドレスカウンタとしてのデータポインタ（1
a）を内蔵している。（２）はRAM（メモリ、第１のメモ
リ）であり、該RAM（２）は、前記エバリュエーション
チップ（１）から出力される書き込み信号WR1（メモリ
駆動信号）によって書き込み状態となり、また読み出し
信号RD1（メモリ駆動信号）によって読み出し状態とな
る。
ここで前記エバリュエーションチップ（１）の一般的動
作について説明する。まず前記エバリュエーションチッ
プ（１）に内蔵されているプログラムカウンタ（図示せ
ず）によって、外部プログラムメモリ（図示せず）の所
定アドレスがアクセスされると、該プログラムメモリの
指定アドレスに予め記憶されているプログラムデータが
該エバリュエーションチップ（１）に読み込まれる。そ
してこのプログラムデータに基づき、該エバリュエーシ
ョンチップ（１）内部のデータポインタ（1a）によって
前記RAM（２）の所定アドレスがアクセスされ、前記エ
バリュエーションチップ（１）及び前記RAM（２）の指
定アドレス間で、書き込み信号WR1及び読み出し信号RD1
に基づくデータの書き込み／読み出しが行なわれる。そ
して、前記エバリュエーションチップ（１）内におい
て、前記プログラムメモリから読み込んだプログラムデ
ータに基づき、前記RAM（２）から読み込んだデータの
処理を行ない、処理データが正規のデータであるか否か
を解析することによって、上述した前記RAM（２）のア
ドレスアクセス用のプログラムデータ及びデータ処理用
のプログラムデータ等の良否をチェックし、即ちプログ
ラム評価を行なっている。
作について説明する。まず前記エバリュエーションチッ
プ（１）に内蔵されているプログラムカウンタ（図示せ
ず）によって、外部プログラムメモリ（図示せず）の所
定アドレスがアクセスされると、該プログラムメモリの
指定アドレスに予め記憶されているプログラムデータが
該エバリュエーションチップ（１）に読み込まれる。そ
してこのプログラムデータに基づき、該エバリュエーシ
ョンチップ（１）内部のデータポインタ（1a）によって
前記RAM（２）の所定アドレスがアクセスされ、前記エ
バリュエーションチップ（１）及び前記RAM（２）の指
定アドレス間で、書き込み信号WR1及び読み出し信号RD1
に基づくデータの書き込み／読み出しが行なわれる。そ
して、前記エバリュエーションチップ（１）内におい
て、前記プログラムメモリから読み込んだプログラムデ
ータに基づき、前記RAM（２）から読み込んだデータの
処理を行ない、処理データが正規のデータであるか否か
を解析することによって、上述した前記RAM（２）のア
ドレスアクセス用のプログラムデータ及びデータ処理用
のプログラムデータ等の良否をチェックし、即ちプログ
ラム評価を行なっている。
（３）はRAM（記憶手段、第２のメモリ）であり、該RAM
（３）は、前記RAM（２）の各アドレスに１対１に対応
する対応アドレスと１つの特定アドレス（3a）を有して
おり、また前記データポインタ（1a）によって、前記RA
M（２）及び前記RAM（３）の各対応アドレスが同時にア
クセスされる様になっている。
（３）は、前記RAM（２）の各アドレスに１対１に対応
する対応アドレスと１つの特定アドレス（3a）を有して
おり、また前記データポインタ（1a）によって、前記RA
M（２）及び前記RAM（３）の各対応アドレスが同時にア
クセスされる様になっている。
一点鎖線の（４）は書き込み制御回路であり、該書き込
み制御回路（４）はANDゲート（５）（６）及びORゲー
ト（７）を組み合わせて成り、即ちマルチプレクサを構
成する。そして前記ANDゲート（５）には、前記書き込
み信号WR1と、前記RAM（２）が書き込み状態の時に前記
RAM（３）を書き込み状態とするための書き込み許可信
号WRENが印加可能となっている。また前記ANDゲート
（６）には、前記読み出し信号RD1と、前記RAM（２）が
読み出し状態の時に前記RAM（３）を書き込み状態とす
るための書き込み許可信号RDENが印加可能となってい
る。そして、前記ORゲート（７）から出力される書き込
み信号WR3によって、前記RAM（３）は書き込み状態とな
る。即ち、前記RAM（２）が書き込み状態（WR1＝
「１」）の時に前記RAM（３）を書き込み状態にするに
は、入力ポート（８）に「１」の書き込み許可信号WREN
を印加すればよく、また前記RAM（２）が読み出し状態
（RD1＝「１」）の時に前記RAM（３）を書き込み状態に
するには、入力ポート（９）に「１」の書き込み許可信
号RDENを印加すればよい。言い換えれば、前記RAM
（２）が書き込み／読み出し状態の時に前記RAM（３）
を書き込み状態に設定する動作は任意である為、前記RA
M（２）が書き込み／読み出し状態であっても前記RAM
（３）を動作させないことも勿論可能である。
み制御回路（４）はANDゲート（５）（６）及びORゲー
ト（７）を組み合わせて成り、即ちマルチプレクサを構
成する。そして前記ANDゲート（５）には、前記書き込
み信号WR1と、前記RAM（２）が書き込み状態の時に前記
RAM（３）を書き込み状態とするための書き込み許可信
号WRENが印加可能となっている。また前記ANDゲート
（６）には、前記読み出し信号RD1と、前記RAM（２）が
読み出し状態の時に前記RAM（３）を書き込み状態とす
るための書き込み許可信号RDENが印加可能となってい
る。そして、前記ORゲート（７）から出力される書き込
み信号WR3によって、前記RAM（３）は書き込み状態とな
る。即ち、前記RAM（２）が書き込み状態（WR1＝
「１」）の時に前記RAM（３）を書き込み状態にするに
は、入力ポート（８）に「１」の書き込み許可信号WREN
を印加すればよく、また前記RAM（２）が読み出し状態
（RD1＝「１」）の時に前記RAM（３）を書き込み状態に
するには、入力ポート（９）に「１」の書き込み許可信
号RDENを印加すればよい。言い換えれば、前記RAM
（２）が書き込み／読み出し状態の時に前記RAM（３）
を書き込み状態に設定する動作は任意である為、前記RA
M（２）が書き込み／読み出し状態であっても前記RAM
（３）を動作させないことも勿論可能である。
（10）はコントロール回路（制御回路）であり、該コン
トロール回路（10）及び電源電圧Vddにプルアップされ
たプルアップ抵抗（11）とによって、処理コードを書き
込むための手段が構成される。そして前記RAM（３）を
書き込み状態に設定する前の状態において、前記RAM
（３）は、前記コントロール回路（10）の制御出力によ
ってイニシャルリセットされる。例えば前記RAM（３）
の各アドレス毎の１ワードが８ビットで構成されている
場合、前記コントロール回路（10）から得られたアドレ
スデータによって前記RAM（３）の各アドレスが順次ア
クセスされる度に、前記RAM（３）の指定アドレスには
「00000000」が書き込まれ、事実上、前記RAM（３）が
イニシャルリセットされたことになる。また前記RAM
（２）の所定アドレスがアクセスされてデータの書き込
み／読み出しが行なわれ、且つ前記RAM（３）が書き込
み状態に設定されている場合において、前記RAM（２）
の所定アドレスに対応する前記RAM（３）の対応アドレ
スには、前記コントロール回路（10）の制御出力にに基
づき電源電圧Vdd（＝論理「１」）によって処理コード
「11111111」が書き込まれる様になっている。つまり、
前記RAM（２）において書き込み／読み出しを行なった
アドレスに対応する前記RAM（３）のアドレスには「111
11111」が書き込まれ、そうでない前記RAM（３）の残り
アドレスには「00000000」が書き込まれていることにな
る。従って、前記コントロール回路（10）から前記RAM
（３）に読み出し信号RD2を任意に印加し、前記RAM
（３）の書き込み内容を読み出すことによって、前記RA
M（２）のどのアドレスを使用したのかを容易にチェッ
クでき、特に前記RAM（２）のアドレスアクセス用のプ
ログラムデータの良否をチェックでき、正しいプログラ
ム評価が可能となるのである。
トロール回路（10）及び電源電圧Vddにプルアップされ
たプルアップ抵抗（11）とによって、処理コードを書き
込むための手段が構成される。そして前記RAM（３）を
書き込み状態に設定する前の状態において、前記RAM
（３）は、前記コントロール回路（10）の制御出力によ
ってイニシャルリセットされる。例えば前記RAM（３）
の各アドレス毎の１ワードが８ビットで構成されている
場合、前記コントロール回路（10）から得られたアドレ
スデータによって前記RAM（３）の各アドレスが順次ア
クセスされる度に、前記RAM（３）の指定アドレスには
「00000000」が書き込まれ、事実上、前記RAM（３）が
イニシャルリセットされたことになる。また前記RAM
（２）の所定アドレスがアクセスされてデータの書き込
み／読み出しが行なわれ、且つ前記RAM（３）が書き込
み状態に設定されている場合において、前記RAM（２）
の所定アドレスに対応する前記RAM（３）の対応アドレ
スには、前記コントロール回路（10）の制御出力にに基
づき電源電圧Vdd（＝論理「１」）によって処理コード
「11111111」が書き込まれる様になっている。つまり、
前記RAM（２）において書き込み／読み出しを行なった
アドレスに対応する前記RAM（３）のアドレスには「111
11111」が書き込まれ、そうでない前記RAM（３）の残り
アドレスには「00000000」が書き込まれていることにな
る。従って、前記コントロール回路（10）から前記RAM
（３）に読み出し信号RD2を任意に印加し、前記RAM
（３）の書き込み内容を読み出すことによって、前記RA
M（２）のどのアドレスを使用したのかを容易にチェッ
クでき、特に前記RAM（２）のアドレスアクセス用のプ
ログラムデータの良否をチェックでき、正しいプログラ
ム評価が可能となるのである。
（12）はインクリメント回路であり、該インクリメント
回路（12）は、前記コントロール回路（10）が前記書き
込み信号WR3によって動作制御された時、前記コントロ
ール回路（10）から発生する制御信号CTLによって、前
記RAM（３）の特定アドレス（3a）に記憶されたアクセ
ス回数データ（８ビット）のインクリメント動作を行な
う。詳しくは、データポインタ（1a）によってRAM
（２）（３）の対応アドレスをアクセスする各アクセス
期間において、前記RAM（３）への処理コードの書き込
みが終了すると、前記コントロール回路（10）によって
前記RAM（３）の特定アドレス（3a）がアクセスされた
ままとなる。そして前記RAM（３）の特定アドレス（3
a）がアクセスされた状態において、前記コントロール
回路（10）から読み出し信号RD2が出力され、前記RAM
（３）の特定アドレス（3a）のアクセス回数データは読
み出され、該アクセス回数データは前記インクリメント
回路（12）内に読み込まれて＋１インクリメントされ
る。その後、前記コントロール回路（10）から書き込み
信号WR2が出力され、＋１インクリメント済のアクセス
回数データは、前記インクリメント回路（12）から読み
出されて前記RAM（３）の特定アドレス（3a）に書き込
まれる。つまり、前記RAM（２）（３）の対応アドレス
の各アクセス期間に、アクセス回数データの読み出し動
作、インクリメント動作、及び書き込み動作の一連の動
作を実行することによって、前記RAM（２）のアクセス
回数を示すアクセス回数データが特定アドレス（3a）に
記憶されることになる。従って、前記コントロール回路
（10）から前記RAM（３）に読み出し信号RD2を任意に印
加し、前記特定アドレス（3a）におけるアクセス回数デ
ータを読み出すことによって、前記RAM（２）のアクセ
ス回数を容易にチェックでき、特にプログラム評価時に
おけるRAM（２）の正規のアクセス回数だけ、実際にア
クセスされたか否かを容易にチェックでき、正しいプロ
グラム評価を迅速に行なえることになる。ここで前記コ
ントロール回路（10）及び前記インクリメント回路（1
2）より、前記RAM（３）の特定アドレス（3a）における
アクセス回数データの読み出し、インクリメント、書き
込みを実行するための手段が構成されている。尚、前記
RAM（３）の１ワードが８ビットである為、前記データ
ポインタ（1a）から出力されるアドレスデータが８ビッ
トならば、特定アドレス（3a）は１アドレスでよいが、
前記アドレスデータが16ビットならば、特定アドレス
（3a）は２アドレス必要となる。
回路（12）は、前記コントロール回路（10）が前記書き
込み信号WR3によって動作制御された時、前記コントロ
ール回路（10）から発生する制御信号CTLによって、前
記RAM（３）の特定アドレス（3a）に記憶されたアクセ
ス回数データ（８ビット）のインクリメント動作を行な
う。詳しくは、データポインタ（1a）によってRAM
（２）（３）の対応アドレスをアクセスする各アクセス
期間において、前記RAM（３）への処理コードの書き込
みが終了すると、前記コントロール回路（10）によって
前記RAM（３）の特定アドレス（3a）がアクセスされた
ままとなる。そして前記RAM（３）の特定アドレス（3
a）がアクセスされた状態において、前記コントロール
回路（10）から読み出し信号RD2が出力され、前記RAM
（３）の特定アドレス（3a）のアクセス回数データは読
み出され、該アクセス回数データは前記インクリメント
回路（12）内に読み込まれて＋１インクリメントされ
る。その後、前記コントロール回路（10）から書き込み
信号WR2が出力され、＋１インクリメント済のアクセス
回数データは、前記インクリメント回路（12）から読み
出されて前記RAM（３）の特定アドレス（3a）に書き込
まれる。つまり、前記RAM（２）（３）の対応アドレス
の各アクセス期間に、アクセス回数データの読み出し動
作、インクリメント動作、及び書き込み動作の一連の動
作を実行することによって、前記RAM（２）のアクセス
回数を示すアクセス回数データが特定アドレス（3a）に
記憶されることになる。従って、前記コントロール回路
（10）から前記RAM（３）に読み出し信号RD2を任意に印
加し、前記特定アドレス（3a）におけるアクセス回数デ
ータを読み出すことによって、前記RAM（２）のアクセ
ス回数を容易にチェックでき、特にプログラム評価時に
おけるRAM（２）の正規のアクセス回数だけ、実際にア
クセスされたか否かを容易にチェックでき、正しいプロ
グラム評価を迅速に行なえることになる。ここで前記コ
ントロール回路（10）及び前記インクリメント回路（1
2）より、前記RAM（３）の特定アドレス（3a）における
アクセス回数データの読み出し、インクリメント、書き
込みを実行するための手段が構成されている。尚、前記
RAM（３）の１ワードが８ビットである為、前記データ
ポインタ（1a）から出力されるアドレスデータが８ビッ
トならば、特定アドレス（3a）は１アドレスでよいが、
前記アドレスデータが16ビットならば、特定アドレス
（3a）は２アドレス必要となる。
a,cはアドレスバス、b,dはデータバスであり、データバ
スｄから前記RAM（３）に書き込まれるデータ「0000000
0」，「11111111」の切換えは、前記コントロール回路
（10）によって制御される。
スｄから前記RAM（３）に書き込まれるデータ「0000000
0」，「11111111」の切換えは、前記コントロール回路
（10）によって制御される。
以下に、RAM（２）を読み出し状態にすると共に、RAM
（３）を書き込み状態に設定する一例の動作について説
明する。
（３）を書き込み状態に設定する一例の動作について説
明する。
まずエバリュエーションチップ（１）から「１」の読み
出し信号RD1を出力させてRAM（２）を読み出し状態と
し、また「１」の書き込み許可信号RDENを入力ポート
（９）に印加し、書き込み制御回路（４）から出力され
る「１」の書き込み信号WR3によって、RAM（３）を書き
込み状態に設定する。尚、該RAM（３）を書き込み状態
に設定する以前に、コントロール回路（10）によってRA
M（３）をイニシャルリセットしておく。
出し信号RD1を出力させてRAM（２）を読み出し状態と
し、また「１」の書き込み許可信号RDENを入力ポート
（９）に印加し、書き込み制御回路（４）から出力され
る「１」の書き込み信号WR3によって、RAM（３）を書き
込み状態に設定する。尚、該RAM（３）を書き込み状態
に設定する以前に、コントロール回路（10）によってRA
M（３）をイニシャルリセットしておく。
この状態で、データポインタ（1a）から所定のアドレス
データがアドレスバスａを介してRAM（２）に印加され
ると、該RAM（２）の所定アドレスがアクセスされ、該R
AM（２）の所定アドレスにおけるデータがエバリュエー
ションチップ（１）内部に読み込まれ、該エバリュエー
ションチップ（１）内部でデータ処理が行なわれる。一
方、アドレスバスａに重畳した前記アドレスデータによ
って、RAM（２）及びRAM（３）の対応アドレスが同時に
アクセスされており、データバスｄに接続された電源電
圧Vddによって、RAM（２）において書き込み／読み出し
を行なったアドレスに対応するRAM（３）のアドレスに
は処理データ「11111111」が書き込まれる。
データがアドレスバスａを介してRAM（２）に印加され
ると、該RAM（２）の所定アドレスがアクセスされ、該R
AM（２）の所定アドレスにおけるデータがエバリュエー
ションチップ（１）内部に読み込まれ、該エバリュエー
ションチップ（１）内部でデータ処理が行なわれる。一
方、アドレスバスａに重畳した前記アドレスデータによ
って、RAM（２）及びRAM（３）の対応アドレスが同時に
アクセスされており、データバスｄに接続された電源電
圧Vddによって、RAM（２）において書き込み／読み出し
を行なったアドレスに対応するRAM（３）のアドレスに
は処理データ「11111111」が書き込まれる。
ここで書き込み信号WR3はコントロール回路（10）にも
印加されており、RAM（２）（３）の各アクセス期間毎
に、＋１づつインクリメントされたアクセス回数データ
が特定アドレス（3a）に書き込まれる。これよりRAM
（２）による読み出し終了後、コントロール回路（10）
からの読み出し信号RD2によって、RAM（３）の書き込み
内容を読み出して解析し、正確なプログラム評価ができ
るようにしている。
印加されており、RAM（２）（３）の各アクセス期間毎
に、＋１づつインクリメントされたアクセス回数データ
が特定アドレス（3a）に書き込まれる。これよりRAM
（２）による読み出し終了後、コントロール回路（10）
からの読み出し信号RD2によって、RAM（３）の書き込み
内容を読み出して解析し、正確なプログラム評価ができ
るようにしている。
以上より、エバリュエーションチップ（１）によるプロ
グラム評価を行なうことを目的とし、RAM（２）におい
てデータの書き込み／読み出しを行なった場合、RAM
（３）の書き込み内容を読み出すことによって、RAM
（２）のどのアドレスを使用したのかを容易にチェック
できると共にRAM（２）のアクセス回数も容易にチェッ
クでき、これよりプログラム誤評価に迅速に気づき、正
確なプログラム評価を確実に行なえることになる。
グラム評価を行なうことを目的とし、RAM（２）におい
てデータの書き込み／読み出しを行なった場合、RAM
（３）の書き込み内容を読み出すことによって、RAM
（２）のどのアドレスを使用したのかを容易にチェック
できると共にRAM（２）のアクセス回数も容易にチェッ
クでき、これよりプログラム誤評価に迅速に気づき、正
確なプログラム評価を確実に行なえることになる。
（ト） 発明の効果 本発明によれば、プログラム評価のために使用したメモ
リのアクセス状況及びアクセス回数を容易且つ迅速に確
認でき、これよりプログラム評価が誤っていても迅速に
気がつき、正確なプログラム評価を確実に行なえる利点
が得られる。
リのアクセス状況及びアクセス回数を容易且つ迅速に確
認でき、これよりプログラム評価が誤っていても迅速に
気がつき、正確なプログラム評価を確実に行なえる利点
が得られる。
図面は本発明のマイクロコンピュータの評価装置を示す
ブロック図である。 （１）……エバリュエーションチップ、（２）（３）…
…RAM、（3a）……特定アドレス、（10）……コントロ
ール回路、（11）……プルアップ抵抗、（12）……イン
クリメント回路。
ブロック図である。 （１）……エバリュエーションチップ、（２）（３）…
…RAM、（3a）……特定アドレス、（10）……コントロ
ール回路、（11）……プルアップ抵抗、（12）……イン
クリメント回路。
Claims (1)
- 【請求項１】所定のデータが記憶される第１のメモリ
と、 該第１のメモリの各アドレスに１対１に対応し、該第１
のメモリのアドレスのアクセスを行ったことを示す処理
コードが書き込まれる対応アドレス、及び該第１のメモ
リの全アクセス回数を示すアクセス回数データが書き込
まれる特定アドレスとを有する第２のメモリと、 前記第１のメモリ及び前記第２のメモリの対応アドレス
を同時にアクセスするためのアドレスカウンタを内蔵
し、前記第１のメモリの指定アドレスにおける所定デー
タを読み込んで動作する評価用マイクロコンピュータ
と、 前記第１のメモリを書き込み又は読み出し動作させるた
めのメモリ駆動信号に基づき書き込み状態となった前記
第２のメモリの対応アドレスに、前記処理コードを書き
込むための手段と、 前記第１のメモリ及び前記第２のメモリの各アクセス期
間において、前記第２のメモリの特定アドレスからアク
セス回数データを読み出してインクリメントする動作、
及びインクリメントされたアクセス回数データを前記第
２のメモリの特定アドレスに書き込む動作を行う手段
と、 を備えたことを特徴とするマイクロコンピュータの評価
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095836A JPH077342B2 (ja) | 1989-04-14 | 1989-04-14 | マイクロコンピュータの評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095836A JPH077342B2 (ja) | 1989-04-14 | 1989-04-14 | マイクロコンピュータの評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273839A JPH02273839A (ja) | 1990-11-08 |
| JPH077342B2 true JPH077342B2 (ja) | 1995-01-30 |
Family
ID=14148469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095836A Expired - Lifetime JPH077342B2 (ja) | 1989-04-14 | 1989-04-14 | マイクロコンピュータの評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077342B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366335A (en) * | 1976-11-26 | 1978-06-13 | Nec Corp | Memory unit |
| JPS6234261A (ja) * | 1985-08-08 | 1987-02-14 | Fuji Electric Co Ltd | メモリのアクセス状況監視装置 |
-
1989
- 1989-04-14 JP JP1095836A patent/JPH077342B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02273839A (ja) | 1990-11-08 |
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