JPH0774196A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0774196A JPH0774196A JP6006908A JP690894A JPH0774196A JP H0774196 A JPH0774196 A JP H0774196A JP 6006908 A JP6006908 A JP 6006908A JP 690894 A JP690894 A JP 690894A JP H0774196 A JPH0774196 A JP H0774196A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 チップ内の電源電圧を均一化する電源端子を
内蔵した半導体集積回路を提供する。 【構成】 集積回路チップ１０と、該集積回路チップが
搭載される導電層４４と、一端が外部端子に接続され他
端が該集積回路チップ上のパッドと接続されている導電
パターン４３を有するパッケージ基体からなる半導体装
置であって、該集積回路チップ上には、対向する辺の中
央付近にそれぞれ配置され、前記導電パターン４３と接
続される一対の第１の電源パッド３４と、該第１の電源
パッドと該チップ上の電源配線を介して接続され、該チ
ップのコーナー部に設けられた第２の電源パッド３５を
有し、該パッケージ基体上には、該導電層４４及び該導
電層を介して前記導電パターン４３と接続され、さらに
前記第２の電源パッド３５と接続され、且つパッケージ
外部には導出されない、選択的に配設された複数のワイ
ヤ接続用パッド４２を備えていることを特徴とする。
内蔵した半導体集積回路を提供する。 【構成】 集積回路チップ１０と、該集積回路チップが
搭載される導電層４４と、一端が外部端子に接続され他
端が該集積回路チップ上のパッドと接続されている導電
パターン４３を有するパッケージ基体からなる半導体装
置であって、該集積回路チップ上には、対向する辺の中
央付近にそれぞれ配置され、前記導電パターン４３と接
続される一対の第１の電源パッド３４と、該第１の電源
パッドと該チップ上の電源配線を介して接続され、該チ
ップのコーナー部に設けられた第２の電源パッド３５を
有し、該パッケージ基体上には、該導電層４４及び該導
電層を介して前記導電パターン４３と接続され、さらに
前記第２の電源パッド３５と接続され、且つパッケージ
外部には導出されない、選択的に配設された複数のワイ
ヤ接続用パッド４２を備えていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、チップ内の電源電圧を
均一化する電源端子を内蔵した半導体集積回路装置に関
する。
均一化する電源端子を内蔵した半導体集積回路装置に関
する。
【０００２】
【従来の技術】ＥＣＬゲートアレイは一般に２電源方式
を採用し、高電圧側をＶCC、低電圧側をＶEEと呼ぶこと
が多い。図１はかかるＬＳＩ（大規模集積回路）の電源
系統に関するレイアウトで、１０はＩＣチップ、２０は
ＶCC側の配線パターン、３０，３１，３２はＶEE側の配
線パターンである。配線パターン２０，３０，３１は第
１層のアルミニウム（Ａｌ）配線層により形成される。
尚、ＩＣチップ１０内には図２の如き基本ゲートを有す
る複数の基本セルが形成されている。（図示せず）これ
に対し、横方向の配線パターン３２はこれらと交叉する
ように第２層のＡｌ配線層により形成され、そして第１
層の配線パターンのうちＶEE側の３０，３１と・印個所
３３でコンタクトする。ＶCC側の配線パターン２０は第
１層で全て連結しており、且つ周辺に全体で６個のボン
ディングパッド２１が設けてある。これに対しＶEE側に
ついては両側の配線パターン３０に２個所ボンディング
パッド３４があるに過ぎない。
を採用し、高電圧側をＶCC、低電圧側をＶEEと呼ぶこと
が多い。図１はかかるＬＳＩ（大規模集積回路）の電源
系統に関するレイアウトで、１０はＩＣチップ、２０は
ＶCC側の配線パターン、３０，３１，３２はＶEE側の配
線パターンである。配線パターン２０，３０，３１は第
１層のアルミニウム（Ａｌ）配線層により形成される。
尚、ＩＣチップ１０内には図２の如き基本ゲートを有す
る複数の基本セルが形成されている。（図示せず）これ
に対し、横方向の配線パターン３２はこれらと交叉する
ように第２層のＡｌ配線層により形成され、そして第１
層の配線パターンのうちＶEE側の３０，３１と・印個所
３３でコンタクトする。ＶCC側の配線パターン２０は第
１層で全て連結しており、且つ周辺に全体で６個のボン
ディングパッド２１が設けてある。これに対しＶEE側に
ついては両側の配線パターン３０に２個所ボンディング
パッド３４があるに過ぎない。
【０００３】縦方向に走るＶEE側の配線パターン３０，
３１はそれぞれ独立していて前述したように横方向の配
線パターン３２で各所が接続されるが、パッド３４が左
右に２個所しかないので電源電圧ＶEEにチップ内でばら
つきが生ずる。特に回路規模が大きくなるにつれて消費
電力が増加すると、低電圧側電源といえどもその供給電
圧のずれが平面的に生じ、回路形式によってはこれを無
視できなくなる。
３１はそれぞれ独立していて前述したように横方向の配
線パターン３２で各所が接続されるが、パッド３４が左
右に２個所しかないので電源電圧ＶEEにチップ内でばら
つきが生ずる。特に回路規模が大きくなるにつれて消費
電力が増加すると、低電圧側電源といえどもその供給電
圧のずれが平面的に生じ、回路形式によってはこれを無
視できなくなる。
【０００４】例えば図２に示すＥＣＬゲートはＶEE側を
基準にして定電流源用のトランジスタＱ1 のベース電圧
ＶCSを設定するが、ＶEEに差があると定電流に差が生
じ、ひいては出力電圧等に差が出る。この差を吸収する
にはエミッタ抵抗ＲE の値を変える等の手段をとり得る
が、各エミッタ抵抗の値をゲート位置に応じて変えるの
は甚だ厄介で、実用性に乏しい。尚、同図において
Ｑ2 ，Ｑ3 は基準電圧ＶBBと入力ＩＮに対する差動対を
構成するトランジスタ、Ｑ4 ，Ｑ5 は出力ＯＵＴ，反転
ＯＵＴを得る出力段のトランジスタである。
基準にして定電流源用のトランジスタＱ1 のベース電圧
ＶCSを設定するが、ＶEEに差があると定電流に差が生
じ、ひいては出力電圧等に差が出る。この差を吸収する
にはエミッタ抵抗ＲE の値を変える等の手段をとり得る
が、各エミッタ抵抗の値をゲート位置に応じて変えるの
は甚だ厄介で、実用性に乏しい。尚、同図において
Ｑ2 ，Ｑ3 は基準電圧ＶBBと入力ＩＮに対する差動対を
構成するトランジスタ、Ｑ4 ，Ｑ5 は出力ＯＵＴ，反転
ＯＵＴを得る出力段のトランジスタである。
【０００５】
【発明が解決しようとする課題】本発明は、電源端子の
配置等を工夫してチップ内の電源電圧を均一化しようと
するものである。また集積回路では端子ピンの個数に制
約を受けるから、上記電源電圧の均一化は端子ピン数の
増加をもたらさずに行おうとするものである。
配置等を工夫してチップ内の電源電圧を均一化しようと
するものである。また集積回路では端子ピンの個数に制
約を受けるから、上記電源電圧の均一化は端子ピン数の
増加をもたらさずに行おうとするものである。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、集積回路チップと、該集積回路チップが搭載さ
れる導電層と、一端が外部端子に接続され他端が該集積
回路チップ上のパッドと接続されている導電パターンを
有するパッケージ基体からなる半導体装置であって、該
集積回路チップ上には、対向する辺の中央付近にそれぞ
れ配置され、前記導電パターンと接続される一対の第１
の電源パッドと、該第１の電源パッドと該チップ上の電
源配線を介して接続され、該チップのコーナー部に設け
られた第２の電源パッドを有し、該パッケージ基体上に
は、該導電層及び該導電層を介して前記導電パターンと
接続され、さらに前記第２の電源パッドと接続され、且
つパッケージ外部には導出されない、選択的に配設され
た複数のワイヤ接続用パッドを備えていることを特徴と
するものである。
装置は、集積回路チップと、該集積回路チップが搭載さ
れる導電層と、一端が外部端子に接続され他端が該集積
回路チップ上のパッドと接続されている導電パターンを
有するパッケージ基体からなる半導体装置であって、該
集積回路チップ上には、対向する辺の中央付近にそれぞ
れ配置され、前記導電パターンと接続される一対の第１
の電源パッドと、該第１の電源パッドと該チップ上の電
源配線を介して接続され、該チップのコーナー部に設け
られた第２の電源パッドを有し、該パッケージ基体上に
は、該導電層及び該導電層を介して前記導電パターンと
接続され、さらに前記第２の電源パッドと接続され、且
つパッケージ外部には導出されない、選択的に配設され
た複数のワイヤ接続用パッドを備えていることを特徴と
するものである。
【０００７】
【作用】本発明により、集積回路チップ上には、パッケ
ージ基体上の導電パターンを介して外部端子の電源に接
続される第１の電源パッドのほか、この第１の電源パッ
ドに集積回路チップ上の電源配線を介して接続される第
２の電源パッドが設けられる。この第２の電源パッド
は、さらに集積回路チップが搭載されるパッケージ基体
上の導電層を介して、上記パッケージ基体上の導電パタ
ーンに接続される。
ージ基体上の導電パターンを介して外部端子の電源に接
続される第１の電源パッドのほか、この第１の電源パッ
ドに集積回路チップ上の電源配線を介して接続される第
２の電源パッドが設けられる。この第２の電源パッド
は、さらに集積回路チップが搭載されるパッケージ基体
上の導電層を介して、上記パッケージ基体上の導電パタ
ーンに接続される。
【０００８】したがって、集積回路チップ上の電源配線
には、外部端子の電源が、第１の電源パッドを介して接
続されるほか、第２の電源パッドを介しても並列に接続
される。しかも第１の電源パッドと第２の電源パッド
は、集積回路チップ上の電源配線の異なる部位に接続さ
れるから、電源配線上に分布する電源電圧に生じるずれ
を小さく抑制することができ、集積回路チップ内の各Ｅ
ＣＬゲート等の動作特性にずれが出るのを防止できる。
には、外部端子の電源が、第１の電源パッドを介して接
続されるほか、第２の電源パッドを介しても並列に接続
される。しかも第１の電源パッドと第２の電源パッド
は、集積回路チップ上の電源配線の異なる部位に接続さ
れるから、電源配線上に分布する電源電圧に生じるずれ
を小さく抑制することができ、集積回路チップ内の各Ｅ
ＣＬゲート等の動作特性にずれが出るのを防止できる。
【０００９】
【実施例】以下図示の実施例を参照しながらこれを詳細
に説明する。図３は本発明の一実施例を示すチップ側の
レイアウトで、図１と同一部分には同一符号が付してあ
る。本例が図１と異なる点は、４隅にＶEE用のパッド３
５を追加し、且つここまで上下の第２層配線パターン３
２の端部を延長した点である。このようにするとＶEE側
もＶCCと同様に周囲に６個所ボンディングパッドができ
るので、内部の電源電圧はＶCC並みに均一化される。但
し、このことによってパッケージの外部端子数が増加す
ることは好ましくない。
に説明する。図３は本発明の一実施例を示すチップ側の
レイアウトで、図１と同一部分には同一符号が付してあ
る。本例が図１と異なる点は、４隅にＶEE用のパッド３
５を追加し、且つここまで上下の第２層配線パターン３
２の端部を延長した点である。このようにするとＶEE側
もＶCCと同様に周囲に６個所ボンディングパッドができ
るので、内部の電源電圧はＶCC並みに均一化される。但
し、このことによってパッケージの外部端子数が増加す
ることは好ましくない。
【００１０】そこで本発明では図４に示すように、パッ
ド３５に対しボンディングワイヤ４０で接続されるパッ
ケージ４１側のパッド４２は、パッド３４に対応するパ
ッド４３とは異なり外部端子（リード）には接続しない
ようにする。代わりに、パッケージ４１底部の導電層
（通常Ａｕ）４４にパッド４２および４３を接続する。
あるいは、パッケージ４１は通常多層セラミックなどで
構成され、各層に配線があってこれらはスルーホールで
連結されるが、この場合はそのスルーホールでパッド４
２，４３を導電層４４へ接続する。このようにすれば、
導電層４４が通常Ａｌより抵抗率の低い金（Ａｕ）であ
ることから、また仮にＡｕでなくとも面積が低抵抗であ
るから電位的にはパッド４２をパッケージ外に導出した
とほぼ等価になる。尚、４５はＶCC用のパッド２１を外
部リードにつなげるパッドである。
ド３５に対しボンディングワイヤ４０で接続されるパッ
ケージ４１側のパッド４２は、パッド３４に対応するパ
ッド４３とは異なり外部端子（リード）には接続しない
ようにする。代わりに、パッケージ４１底部の導電層
（通常Ａｕ）４４にパッド４２および４３を接続する。
あるいは、パッケージ４１は通常多層セラミックなどで
構成され、各層に配線があってこれらはスルーホールで
連結されるが、この場合はそのスルーホールでパッド４
２，４３を導電層４４へ接続する。このようにすれば、
導電層４４が通常Ａｌより抵抗率の低い金（Ａｕ）であ
ることから、また仮にＡｕでなくとも面積が低抵抗であ
るから電位的にはパッド４２をパッケージ外に導出した
とほぼ等価になる。尚、４５はＶCC用のパッド２１を外
部リードにつなげるパッドである。
【００１１】
【発明の効果】以上述べたように本発明によれば、パッ
ケージの外部端子を増加させることなくチップ内部の電
源電圧を均一化できる利点がある。
ケージの外部端子を増加させることなくチップ内部の電
源電圧を均一化できる利点がある。
【図１】従来のＬＳＩにおける電源系統のレイアウトを
示す平面図である。
示す平面図である。
【図２】ＥＣＬゲートの等価回路図である。
【図３】本発明実施例のＬＳＩにおける電源系統のレイ
アウトを示す説明図である。
アウトを示す説明図である。
【図４】本発明実施例のＬＳＩにおける電源系統のパッ
ド結線を示す説明図である。
ド結線を示す説明図である。
１０ チップ ２０ 電源高電圧の配線パターン ３０，３１，３２ 電源低電圧側配線パターン ２１，３４ 電源パッド ３５ 付加電源パッド ４０ ボンディングワイヤ ４１ パッケージ ４２ 付加パッド ４３ 低電位側配線パターン周辺の左右の辺の電源パッ
ドに接続されるスタッド ４４ 導電層
ドに接続されるスタッド ４４ 導電層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822
Claims (1)
- 【請求項１】 集積回路チップ（１０）と、 該集積回路チップが搭載される導電層（４４）と、一端
が外部端子に接続され他端が該集積回路チップ上のパッ
ドと接続されている導電パターン（４３）を有するパッ
ケージ基体からなる半導体装置であって、 該集積回路チップ上には、対向する辺の中央付近にそれ
ぞれ配設され、前記導電パターン（４３）と接続される
一対の第１の電源パッド（３４）と、該第１の電源パッ
ド（３４）と該チップ上の電源配線を介して接続され、
該チップのコーナー部に設けられた第２の電源パッド
（３５）を有し、 該パッケージ基体上には、該導電層（４４）及び該導電
層（４４）を介して前記導電パターン（４３）と接続さ
れ、さらに前記第２の電源パッド（３５）と接続され、
且つパッケージ外部には導出されない、選択的に配設さ
れた複数のワイヤ接続用パッド（４２）を備えているこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006908A JP2520225B2 (ja) | 1994-01-26 | 1994-01-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006908A JP2520225B2 (ja) | 1994-01-26 | 1994-01-26 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230288A Division JPS59124151A (ja) | 1982-06-30 | 1982-12-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774196A true JPH0774196A (ja) | 1995-03-17 |
| JP2520225B2 JP2520225B2 (ja) | 1996-07-31 |
Family
ID=11651344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6006908A Expired - Lifetime JP2520225B2 (ja) | 1994-01-26 | 1994-01-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520225B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080681A (en) * | 1998-01-21 | 2000-06-27 | Yamaha Corporation | Method of forming wiring pattern |
| JP2007184544A (ja) * | 2005-12-29 | 2007-07-19 | Samsung Electronics Co Ltd | 熱放出型半導体チップとテープ配線基板、及びそれらを用いたテープパッケージ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132273U (ja) * | 1978-03-03 | 1979-09-13 | ||
| JPS5662352A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Semiconductor integrated circuit device for acoustic amplification circuit |
-
1994
- 1994-01-26 JP JP6006908A patent/JP2520225B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132273U (ja) * | 1978-03-03 | 1979-09-13 | ||
| JPS5662352A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Semiconductor integrated circuit device for acoustic amplification circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080681A (en) * | 1998-01-21 | 2000-06-27 | Yamaha Corporation | Method of forming wiring pattern |
| JP2007184544A (ja) * | 2005-12-29 | 2007-07-19 | Samsung Electronics Co Ltd | 熱放出型半導体チップとテープ配線基板、及びそれらを用いたテープパッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2520225B2 (ja) | 1996-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960402 |