JPH0774248A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0774248A JPH0774248A JP23907393A JP23907393A JPH0774248A JP H0774248 A JPH0774248 A JP H0774248A JP 23907393 A JP23907393 A JP 23907393A JP 23907393 A JP23907393 A JP 23907393A JP H0774248 A JPH0774248 A JP H0774248A
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- contact hole
- sio
- silicon oxide
- oxide film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Physical Vapour Deposition (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
(57)【要約】
【目的】 コンタクト孔を形成する位置によらず、ＳＯ
Ｇ膜がそのコンタクト孔の側面に露出することを防止す
る。 【構成】 起伏の低い位置に形成するコンタクト孔１８
の部分のｐ−ＳｉＯ2 膜１５の上にプラズマＣＶＤ法に
よりｐ−ＳｉＯ2 膜２０をパターン形成し、ＳＯＧ膜１
６を形成した後、ｐ−ＳｉＯ2 膜２０が露出するまでＳ
ＯＧ膜１６をエッチバックし、更に、上層のｐ−ＳｉＯ
2 膜１７を形成した後、Ａｌ配線１４に達するコンタク
ト孔１８をｐ−ＳｉＯ2 膜２０の形成された領域内に開
孔する。従って、ＳＯＧ膜１６はコンタクト孔１８の側
面に露出せず、Ａｌ配線１９を形成する際にＳＯＧ膜１
６からの脱離水分の影響がない。
Ｇ膜がそのコンタクト孔の側面に露出することを防止す
る。 【構成】 起伏の低い位置に形成するコンタクト孔１８
の部分のｐ−ＳｉＯ2 膜１５の上にプラズマＣＶＤ法に
よりｐ−ＳｉＯ2 膜２０をパターン形成し、ＳＯＧ膜１
６を形成した後、ｐ−ＳｉＯ2 膜２０が露出するまでＳ
ＯＧ膜１６をエッチバックし、更に、上層のｐ−ＳｉＯ
2 膜１７を形成した後、Ａｌ配線１４に達するコンタク
ト孔１８をｐ−ＳｉＯ2 膜２０の形成された領域内に開
孔する。従って、ＳＯＧ膜１６はコンタクト孔１８の側
面に露出せず、Ａｌ配線１９を形成する際にＳＯＧ膜１
６からの脱離水分の影響がない。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に、層間絶縁膜にＳＯＧ（Spin On Glas
s)膜を用いた半導体装置及びその製造方法に関するもの
である。
方法に関し、特に、層間絶縁膜にＳＯＧ（Spin On Glas
s)膜を用いた半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】ＤＲＡＭ等のメモリＩＣに代表されるよ
うに、ＩＣの高集積化に対する要求は近年において益々
高くなってきており、ＩＣを高集積化するための手段と
して半導体装置の立体化及び多層配線化が進められてい
る。この結果、ウェハ表面に比較的大きな凹凸が形成さ
れ、この凹凸の段差部において上層の配線パターンが断
線することが問題となっている。そこで、ウェハ表面の
凹凸パターンによる起伏を平坦化し、配線パターンの段
差部における断線を防止することが重要課題となってい
る。そして、このための平坦化技術の一つとして、ウェ
ハ表面上にＳＯＧ膜を含む層間絶縁膜を形成する方法が
ある。以下、この方法の一例として、２層Ａｌ配線構造
を有する半導体装置の製造方法について簡単に説明す
る。
うに、ＩＣの高集積化に対する要求は近年において益々
高くなってきており、ＩＣを高集積化するための手段と
して半導体装置の立体化及び多層配線化が進められてい
る。この結果、ウェハ表面に比較的大きな凹凸が形成さ
れ、この凹凸の段差部において上層の配線パターンが断
線することが問題となっている。そこで、ウェハ表面の
凹凸パターンによる起伏を平坦化し、配線パターンの段
差部における断線を防止することが重要課題となってい
る。そして、このための平坦化技術の一つとして、ウェ
ハ表面上にＳＯＧ膜を含む層間絶縁膜を形成する方法が
ある。以下、この方法の一例として、２層Ａｌ配線構造
を有する半導体装置の製造方法について簡単に説明す
る。
【０００３】まず、図３（ａ）に示すように、Ｓｉ基板
１１の上にゲート絶縁膜（図示せず）を介して膜厚が３
００ｎｍ程度の多結晶Ｓｉ膜等からなるゲート配線１２
を形成する。そして、このゲート配線１２の上にプラズ
マＣＶＤ法により膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜
１３を形成する。そして、このｐ−ＳｉＯ2 膜１３の上
に第１層目のＡｌ配線である膜厚６００ｎｍ程度のＡｌ
膜１４を形成する。更に、その上にプラズマＣＶＤ法に
より膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜１５を形成す
る。
１１の上にゲート絶縁膜（図示せず）を介して膜厚が３
００ｎｍ程度の多結晶Ｓｉ膜等からなるゲート配線１２
を形成する。そして、このゲート配線１２の上にプラズ
マＣＶＤ法により膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜
１３を形成する。そして、このｐ−ＳｉＯ2 膜１３の上
に第１層目のＡｌ配線である膜厚６００ｎｍ程度のＡｌ
膜１４を形成する。更に、その上にプラズマＣＶＤ法に
より膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜１５を形成す
る。
【０００４】次に、図３（ｂ）に示すように、全面にＳ
ＯＧ溶液を回転塗布した後、これを焼成して、ＳＯＧ膜
１６を形成する。
ＯＧ溶液を回転塗布した後、これを焼成して、ＳＯＧ膜
１６を形成する。
【０００５】次に、図３（ｃ）に示すように、ゲート配
線１２の上の部分のｐ−ＳｉＯ2 膜１５の上面が露出す
るまで、ＳＯＧ膜１６をエッチバックする。
線１２の上の部分のｐ−ＳｉＯ2 膜１５の上面が露出す
るまで、ＳＯＧ膜１６をエッチバックする。
【０００６】次に、図３（ｄ）に示すように、ＳＯＧ膜
１６及びｐ−ＳｉＯ2 膜１５の露出部分の上にプラズマ
ＣＶＤ法により膜厚６００ｎｍ程度のｐ−ＳｉＯ2 膜１
７を形成する。
１６及びｐ−ＳｉＯ2 膜１５の露出部分の上にプラズマ
ＣＶＤ法により膜厚６００ｎｍ程度のｐ−ＳｉＯ2 膜１
７を形成する。
【０００７】次に、図３（ｅ）に示すように、フォトリ
ソグラフィ及びエッチング技術を用いて、ｐ−ＳｉＯ2
膜１７、ＳＯＧ膜１６及びｐ−ＳｉＯ2 膜１５からなる
層間絶縁膜にコンタクト孔１８、１８′を開孔する。そ
して、その上に第２層目のＡｌ配線である膜厚６００ｎ
ｍ程度のＡｌ膜１９、１９′をパターン形成する。
ソグラフィ及びエッチング技術を用いて、ｐ−ＳｉＯ2
膜１７、ＳＯＧ膜１６及びｐ−ＳｉＯ2 膜１５からなる
層間絶縁膜にコンタクト孔１８、１８′を開孔する。そ
して、その上に第２層目のＡｌ配線である膜厚６００ｎ
ｍ程度のＡｌ膜１９、１９′をパターン形成する。
【０００８】以上の工程において、回転塗布法により形
成されたＳＯＧ膜１６によりゲート配線１２の部分の段
差が吸収されて平坦化される。
成されたＳＯＧ膜１６によりゲート配線１２の部分の段
差が吸収されて平坦化される。
【０００９】
【発明が解決しようとする課題】一般に、半導体装置の
層間絶縁膜に用いられるＳＯＧ膜は、高温焼成（９００
℃程度）が困難なために、その膜質は良くない。そこ
で、通常、そのＳＯＧ膜を上下から稠密なｐ−ＳｉＯ2
膜で挟み込む構成が採られる。
層間絶縁膜に用いられるＳＯＧ膜は、高温焼成（９００
℃程度）が困難なために、その膜質は良くない。そこ
で、通常、そのＳＯＧ膜を上下から稠密なｐ−ＳｉＯ2
膜で挟み込む構成が採られる。
【００１０】そして、図３（ｅ）に示すように、起伏の
高い部分でコンタクトをとる場合には、下層のｐ−Ｓｉ
Ｏ2 膜１５の上のＳＯＧ膜１６をエッチバックで除去
し、その下層のｐ−ＳｉＯ2 膜１５の上に上層のｐ−Ｓ
ｉＯ2 膜１７を直接形成して、コンタクト孔１８′の側
面にＳＯＧ膜１６が露出しないように構成する。
高い部分でコンタクトをとる場合には、下層のｐ−Ｓｉ
Ｏ2 膜１５の上のＳＯＧ膜１６をエッチバックで除去
し、その下層のｐ−ＳｉＯ2 膜１５の上に上層のｐ−Ｓ
ｉＯ2 膜１７を直接形成して、コンタクト孔１８′の側
面にＳＯＧ膜１６が露出しないように構成する。
【００１１】しかし、同図に示すように、起伏の低い部
分でコンタクトをとる場合、従来の構成では、コンタク
ト孔１８の側面にＳＯＧ膜１６が露出してしまう。この
ため、例えば、スパッタ法のように真空装置内でＡｌ膜
１９を形成した場合、ＳＯＧ膜１６の露出部分から脱離
した水分が蒸発し、コンタクト孔１８内へのＡｌの堆積
を阻害する。その結果、コンタクト孔１８内でのＡｌ膜
の成膜性が悪くなって、図示のような接続不良が発生す
ることがあった。
分でコンタクトをとる場合、従来の構成では、コンタク
ト孔１８の側面にＳＯＧ膜１６が露出してしまう。この
ため、例えば、スパッタ法のように真空装置内でＡｌ膜
１９を形成した場合、ＳＯＧ膜１６の露出部分から脱離
した水分が蒸発し、コンタクト孔１８内へのＡｌの堆積
を阻害する。その結果、コンタクト孔１８内でのＡｌ膜
の成膜性が悪くなって、図示のような接続不良が発生す
ることがあった。
【００１２】そこで、本発明の目的は、ＳＯＧ膜を用い
た平坦化技術において、起伏の低い部分でコンタクトを
とる場合でも、コンタクト孔内での配線材料の成膜性を
阻害せず、接続不良や断線の生じない信頼性の高い半導
体装置及びその製造方法を提供することである。
た平坦化技術において、起伏の低い部分でコンタクトを
とる場合でも、コンタクト孔内での配線材料の成膜性を
阻害せず、接続不良や断線の生じない信頼性の高い半導
体装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、ＳＯＧ膜を含む層間絶縁膜が形成
された半導体装置において、前記層間絶縁膜に設けられ
たコンタクト孔の側壁部分に稠密酸化膜が形成されてい
る。
ために、本発明では、ＳＯＧ膜を含む層間絶縁膜が形成
された半導体装置において、前記層間絶縁膜に設けられ
たコンタクト孔の側壁部分に稠密酸化膜が形成されてい
る。
【００１４】また、本発明の半導体装置の製造方法は、
層間絶縁膜を形成すべき下地の上に第１のシリコン酸化
膜を堆積形成する工程と、前記層間絶縁膜にコンタクト
孔を形成すべき位置の前記第１のシリコン酸化膜の上で
あって、且つ、その形成すべきコンタクト孔の大きさよ
りも大きな領域に第２のシリコン酸化膜を堆積形成する
工程と、第３のシリコン酸化膜として全面にＳＯＧ膜を
塗布形成する工程と、前記第２のシリコン酸化膜の上面
が露出するまで前記ＳＯＧ膜をエッチバックする工程
と、エッチバックされた前記ＳＯＧ膜及び前記第２のシ
リコン酸化膜の上に第４のシリコン酸化膜を堆積形成す
る工程と、前記第１、第２及び第４のシリコン酸化膜を
貫通するように前記コンタクト孔を形成する工程とを有
する。
層間絶縁膜を形成すべき下地の上に第１のシリコン酸化
膜を堆積形成する工程と、前記層間絶縁膜にコンタクト
孔を形成すべき位置の前記第１のシリコン酸化膜の上で
あって、且つ、その形成すべきコンタクト孔の大きさよ
りも大きな領域に第２のシリコン酸化膜を堆積形成する
工程と、第３のシリコン酸化膜として全面にＳＯＧ膜を
塗布形成する工程と、前記第２のシリコン酸化膜の上面
が露出するまで前記ＳＯＧ膜をエッチバックする工程
と、エッチバックされた前記ＳＯＧ膜及び前記第２のシ
リコン酸化膜の上に第４のシリコン酸化膜を堆積形成す
る工程と、前記第１、第２及び第４のシリコン酸化膜を
貫通するように前記コンタクト孔を形成する工程とを有
する。
【００１５】本発明において、好ましくは、起伏を有す
る前記下地の低地部に前記コンタクト孔を形成する場合
であって、前記第２のシリコン酸化膜を、ウェハ内にお
ける前記下地の最も低い凸部の高さに等しいかそれより
も少し高くなるような膜厚に形成する。
る前記下地の低地部に前記コンタクト孔を形成する場合
であって、前記第２のシリコン酸化膜を、ウェハ内にお
ける前記下地の最も低い凸部の高さに等しいかそれより
も少し高くなるような膜厚に形成する。
【００１６】
【作用】本発明においては、ＳＯＧ膜を含む層間絶縁膜
に設けられたコンタクト孔の側壁部分に堆積膜等の稠密
酸化膜を形成し、ＳＯＧ膜がそのコンタクト孔の側面に
露出することを防止している。従って、ＳＯＧ膜から脱
離した水分が蒸発することに起因するコンタクト孔内に
おける配線の接続不良や断線等が生じず、信頼性の高い
配線を形成することができる。
に設けられたコンタクト孔の側壁部分に堆積膜等の稠密
酸化膜を形成し、ＳＯＧ膜がそのコンタクト孔の側面に
露出することを防止している。従って、ＳＯＧ膜から脱
離した水分が蒸発することに起因するコンタクト孔内に
おける配線の接続不良や断線等が生じず、信頼性の高い
配線を形成することができる。
【００１７】
【実施例】以下、２層Ａｌ配線構造を有する半導体装置
に本発明を適用した一実施例を図１及び図２を参照しな
がら説明する。なお、これらの図において、図３に示し
た従来例と対応する部分には同一の符号を付す。
に本発明を適用した一実施例を図１及び図２を参照しな
がら説明する。なお、これらの図において、図３に示し
た従来例と対応する部分には同一の符号を付す。
【００１８】本実施例の製造工程は、ｐ−ＳｉＯ2 膜１
５の堆積までは図３（ａ）に示した従来例と同様であ
る。即ち、まず、図１（ａ）に示すように、Ｓｉ基板１
１の上にゲート絶縁膜（図示せず）を介して膜厚が３０
０ｎｍ程度の多結晶Ｓｉ膜等からなるゲート配線１２を
形成する。そして、このゲート配線１２の上にプラズマ
ＣＶＤ法により膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜１
３を形成する。そして、このｐ−ＳｉＯ2 膜１３の上に
第１層目のＡｌ配線である膜厚６００ｎｍ程度のＡｌ膜
１４を形成する。更に、その上にプラズマＣＶＤ法によ
り膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜１５を形成す
る。
５の堆積までは図３（ａ）に示した従来例と同様であ
る。即ち、まず、図１（ａ）に示すように、Ｓｉ基板１
１の上にゲート絶縁膜（図示せず）を介して膜厚が３０
０ｎｍ程度の多結晶Ｓｉ膜等からなるゲート配線１２を
形成する。そして、このゲート配線１２の上にプラズマ
ＣＶＤ法により膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜１
３を形成する。そして、このｐ−ＳｉＯ2 膜１３の上に
第１層目のＡｌ配線である膜厚６００ｎｍ程度のＡｌ膜
１４を形成する。更に、その上にプラズマＣＶＤ法によ
り膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜１５を形成す
る。
【００１９】この時、層間絶縁膜の第１層目を構成する
ｐ−ＳｉＯ2 膜１５の上面には、層間絶縁膜の下地であ
るＡｌ膜１４及びｐ−ＳｉＯ2 膜１３に夫々形成されて
いるゲート配線１２の膜厚に起因する起伏と同様の起伏
が形成されており、その起伏差（高低差）はゲート配線
１２の膜厚にほぼ等しい３００ｎｍ程度である。
ｐ−ＳｉＯ2 膜１５の上面には、層間絶縁膜の下地であ
るＡｌ膜１４及びｐ−ＳｉＯ2 膜１３に夫々形成されて
いるゲート配線１２の膜厚に起因する起伏と同様の起伏
が形成されており、その起伏差（高低差）はゲート配線
１２の膜厚にほぼ等しい３００ｎｍ程度である。
【００２０】次に、図１（ｂ）に示すように、その起伏
差にほぼ等しい膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜２
０をプラズマＣＶＤ法によりｐ−ＳｉＯ2 膜１５の上の
全面に堆積させる。なお、このｐ−ＳｉＯ2 膜２０の膜
厚は、一般に、ウェハ内における下地の起伏のうち最も
低い凸部の高さに等しいかそれよりも少し高くなるよう
に選定される。
差にほぼ等しい膜厚３００ｎｍ程度のｐ−ＳｉＯ2 膜２
０をプラズマＣＶＤ法によりｐ−ＳｉＯ2 膜１５の上の
全面に堆積させる。なお、このｐ−ＳｉＯ2 膜２０の膜
厚は、一般に、ウェハ内における下地の起伏のうち最も
低い凸部の高さに等しいかそれよりも少し高くなるよう
に選定される。
【００２１】次に、図１（ｃ）に示すように、ｐ−Ｓｉ
Ｏ2 膜２０の上の全面に膜厚２μｍ程度のフォトレジス
トを塗布し、これをパターニングして、後の工程におい
てコンタクト孔を形成すべき低地位置に約１．１μｍ四
方のレジストパターン２１を残す。
Ｏ2 膜２０の上の全面に膜厚２μｍ程度のフォトレジス
トを塗布し、これをパターニングして、後の工程におい
てコンタクト孔を形成すべき低地位置に約１．１μｍ四
方のレジストパターン２１を残す。
【００２２】次に、図１（ｄ）に示すように、このレジ
ストパターン２１をマスクにしてｐ−ＳｉＯ2 膜２０を
エッチングし、その後、レジストパターン２１を除去す
ることにより、ｐ−ＳｉＯ2 膜１５の上の所定位置に約
１．１μｍ四方のｐ−ＳｉＯ2 膜２０を形成する。な
お、このｐ−ＳｉＯ2 膜２０の寸法（１．１μｍ四方）
は、後に形成するコンタクト孔の寸法（１μｍ四方）よ
りも少し大き目にする。
ストパターン２１をマスクにしてｐ−ＳｉＯ2 膜２０を
エッチングし、その後、レジストパターン２１を除去す
ることにより、ｐ−ＳｉＯ2 膜１５の上の所定位置に約
１．１μｍ四方のｐ−ＳｉＯ2 膜２０を形成する。な
お、このｐ−ＳｉＯ2 膜２０の寸法（１．１μｍ四方）
は、後に形成するコンタクト孔の寸法（１μｍ四方）よ
りも少し大き目にする。
【００２３】次に、図２（ａ）に示すように、全面にＳ
ＯＧ溶液を回転塗布した後、これを焼成して、ＳＯＧ膜
１６を形成する。
ＯＧ溶液を回転塗布した後、これを焼成して、ＳＯＧ膜
１６を形成する。
【００２４】次に、図２（ｂ）に示すように、ゲート配
線１２の上の部分のｐ−ＳｉＯ2 膜１５の上面及びｐ−
ＳｉＯ2 膜２０が露出するまで、ＳＯＧ膜１６をエッチ
バックする。その後、プラズマＣＶＤ法により膜厚６０
０ｎｍ程度のｐ−ＳｉＯ2 膜１７を形成する。
線１２の上の部分のｐ−ＳｉＯ2 膜１５の上面及びｐ−
ＳｉＯ2 膜２０が露出するまで、ＳＯＧ膜１６をエッチ
バックする。その後、プラズマＣＶＤ法により膜厚６０
０ｎｍ程度のｐ−ＳｉＯ2 膜１７を形成する。
【００２５】次に、図２（ｃ）に示すように、フォトリ
ソグラフィ及びエッチング技術を用い、寸法が約１μｍ
四方のコンタクト孔１８、１８′を夫々所定位置に開孔
する。この時、ｐ−ＳｉＯ2 膜２０の位置に形成するコ
ンタクト孔１８は、そのｐ−ＳｉＯ2 膜２０が形成され
た領域内を貫通するように形成されるので、そのコンタ
クト孔１８の側壁部分は全て稠密なｐ−ＳｉＯ2 膜で構
成される。即ち、ＳＯＧ膜１６は、このコンタクト孔１
８の側面に露出しない。
ソグラフィ及びエッチング技術を用い、寸法が約１μｍ
四方のコンタクト孔１８、１８′を夫々所定位置に開孔
する。この時、ｐ−ＳｉＯ2 膜２０の位置に形成するコ
ンタクト孔１８は、そのｐ−ＳｉＯ2 膜２０が形成され
た領域内を貫通するように形成されるので、そのコンタ
クト孔１８の側壁部分は全て稠密なｐ−ＳｉＯ2 膜で構
成される。即ち、ＳＯＧ膜１６は、このコンタクト孔１
８の側面に露出しない。
【００２６】次に、図２（ｄ）に示すように、コンタク
ト孔１８、１８′の位置に、第２層目のＡｌ配線である
膜厚６００ｎｍ程度のＡｌ膜１９、１９′を夫々パター
ン形成する。
ト孔１８、１８′の位置に、第２層目のＡｌ配線である
膜厚６００ｎｍ程度のＡｌ膜１９、１９′を夫々パター
ン形成する。
【００２７】以上に説明した本実施例の方法により製造
した半導体装置と図３に示した従来例の方法により製造
した半導体装置とにおけるＡｌ膜１４、１９間の回路オ
ープンチェックを行った結果、６インチウェハの面内に
おける回路オープン率が、従来例では７０％であったの
に対し本実施例では０％であった。
した半導体装置と図３に示した従来例の方法により製造
した半導体装置とにおけるＡｌ膜１４、１９間の回路オ
ープンチェックを行った結果、６インチウェハの面内に
おける回路オープン率が、従来例では７０％であったの
に対し本実施例では０％であった。
【００２８】また、本実施例によるコンタクト孔１８、
１８′の断面を走査型電子顕微鏡で観察した結果、図２
（ｄ）に示したようにコンタクト孔１８におけるＡｌ膜
１９の成膜性も良好であり、図３（ｅ）に示したような
Ａｌ膜１９とＡｌ膜１４の間の接続不良やＡｌ膜１９自
体の断線等は本実施例では全く見られなかった。
１８′の断面を走査型電子顕微鏡で観察した結果、図２
（ｄ）に示したようにコンタクト孔１８におけるＡｌ膜
１９の成膜性も良好であり、図３（ｅ）に示したような
Ａｌ膜１９とＡｌ膜１４の間の接続不良やＡｌ膜１９自
体の断線等は本実施例では全く見られなかった。
【００２９】なお、上述の実施例ではゲート配線１２の
膜厚に起因して起伏が形成される場合を説明したが、Ｌ
ＯＣＯＳ法等により形成された素子分離膜やＤＲＡＭの
キャパシタ等に起因する起伏に対しても本発明を有効に
適用することができる。
膜厚に起因して起伏が形成される場合を説明したが、Ｌ
ＯＣＯＳ法等により形成された素子分離膜やＤＲＡＭの
キャパシタ等に起因する起伏に対しても本発明を有効に
適用することができる。
【００３０】また、上述の実施例では、コンタクト孔の
側壁部分に形成する稠密酸化膜としてプラズマＣＶＤ法
により形成したｐ−ＳｉＯ2 膜を用いたが、稠密酸化膜
としては、吸湿性のないＳｉＯ2 膜であれば良く、常圧
ＣＶＤ法、減圧ＣＶＤ、スパッタ法等で形成した堆積膜
やＴＥＯＳ膜を用いることもできる。
側壁部分に形成する稠密酸化膜としてプラズマＣＶＤ法
により形成したｐ−ＳｉＯ2 膜を用いたが、稠密酸化膜
としては、吸湿性のないＳｉＯ2 膜であれば良く、常圧
ＣＶＤ法、減圧ＣＶＤ、スパッタ法等で形成した堆積膜
やＴＥＯＳ膜を用いることもできる。
【００３１】
【発明の効果】本発明によれば、ＳＯＧ膜を含む層間絶
縁膜に設けられたコンタクト孔の側面にＳＯＧ膜が露出
することが防止されるので、ＳＯＧ膜から脱離した水分
が蒸発することに起因するコンタクト孔内における配線
の接続不良や断線等を防止することができ、信頼性の高
い半導体装置を提供することができる。
縁膜に設けられたコンタクト孔の側面にＳＯＧ膜が露出
することが防止されるので、ＳＯＧ膜から脱離した水分
が蒸発することに起因するコンタクト孔内における配線
の接続不良や断線等を防止することができ、信頼性の高
い半導体装置を提供することができる。
【図１】本発明の一実施例による半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１１ Ｓｉ基板 １２ ゲート配線 １３ ｐ−ＳｉＯ2 膜 １４ Ａｌ膜（第１層配線） １５ ｐ−ＳｉＯ2 膜 １６ ＳＯＧ膜 １７ ｐ−ＳｉＯ2 膜 １８、１８′ コンタクト孔 １９、１９′ Ａｌ配線（第２層配線） ２０ ｐ−ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｇ 7352−4Ｍ 21/3213
Claims (3)
- 【請求項１】 ＳＯＧ膜を含む層間絶縁膜が形成された
半導体装置において、 前記層間絶縁膜に設けられたコンタクト孔の側壁部分に
稠密酸化膜が形成されていることを特徴とする半導体装
置。 - 【請求項２】 層間絶縁膜を形成すべき下地の上に第１
のシリコン酸化膜を堆積形成する工程と、 前記層間絶縁膜にコンタクト孔を形成すべき位置の前記
第１のシリコン酸化膜の上であって、且つ、その形成す
べきコンタクト孔の大きさよりも大きな領域に第２のシ
リコン酸化膜を堆積形成する工程と、 第３のシリコン酸化膜として全面にＳＯＧ膜を塗布形成
する工程と、 前記第２のシリコン酸化膜の上面が露出するまで前記Ｓ
ＯＧ膜をエッチバックする工程と、 エッチバックされた前記ＳＯＧ膜及び前記第２のシリコ
ン酸化膜の上に第４のシリコン酸化膜を堆積形成する工
程と、 前記第１、第２及び第４のシリコン酸化膜を貫通するよ
うに前記コンタクト孔を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 起伏を有する前記下地の低地部に前記コ
ンタクト孔を形成する場合であって、前記第２のシリコ
ン酸化膜を、ウェハ内における前記下地の最も低い凸部
の高さに等しいかそれよりも少し高くなるような膜厚に
形成することを特徴とする請求項２に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23907393A JPH0774248A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23907393A JPH0774248A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774248A true JPH0774248A (ja) | 1995-03-17 |
Family
ID=17039451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23907393A Withdrawn JPH0774248A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5913150A (en) * | 1997-04-11 | 1999-06-15 | Nec Corporation | Method for manufacturing semiconductor device using spin on glass layer |
| JP2013077614A (ja) * | 2011-09-29 | 2013-04-25 | Seiko Instruments Inc | 半導体装置 |
-
1993
- 1993-08-31 JP JP23907393A patent/JPH0774248A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5913150A (en) * | 1997-04-11 | 1999-06-15 | Nec Corporation | Method for manufacturing semiconductor device using spin on glass layer |
| US6078105A (en) * | 1997-04-11 | 2000-06-20 | Nec Corporation | Method for manufacturing semiconductor device using spin on glass layer |
| JP2013077614A (ja) * | 2011-09-29 | 2013-04-25 | Seiko Instruments Inc | 半導体装置 |
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