JPH0774256A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0774256A JPH0774256A JP5217126A JP21712693A JPH0774256A JP H0774256 A JPH0774256 A JP H0774256A JP 5217126 A JP5217126 A JP 5217126A JP 21712693 A JP21712693 A JP 21712693A JP H0774256 A JPH0774256 A JP H0774256A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- wiring
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】本発明の目的は、半導体集積回路装置におい
て、非常に小さなクロックスキューを実現することであ
る。 【構成】基幹クロック信号配線１の片方がクロックドラ
イバー４に接続され、他方が解放終端され、該基幹クロ
ック信号配線中での伝送ロスが十分小さい事を特徴とす
るクロック配線構造を有することで、基幹クロック信号
配線１中に反射波が存在し、基幹クロック信号１中の電
圧波形が入射波、反射波の合成波形となることで、配線
中大規模集積回路においても、クロックスキューを非常
に小さな値に抑えた半導体集積回路装置を得る事ができ
る。
て、非常に小さなクロックスキューを実現することであ
る。 【構成】基幹クロック信号配線１の片方がクロックドラ
イバー４に接続され、他方が解放終端され、該基幹クロ
ック信号配線中での伝送ロスが十分小さい事を特徴とす
るクロック配線構造を有することで、基幹クロック信号
配線１中に反射波が存在し、基幹クロック信号１中の電
圧波形が入射波、反射波の合成波形となることで、配線
中大規模集積回路においても、クロックスキューを非常
に小さな値に抑えた半導体集積回路装置を得る事ができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にクロックスキューを抑えるクロック信号配線を
有する半導体集積回路装置に関する。
し、特にクロックスキューを抑えるクロック信号配線を
有する半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置のクロック配
線構造の平面図を示す図４を参照すると、この従来の半
導体集積回路装置は、クロック同期回路中のフリップフ
ロップ４３，４４が親クロックドライバー４５と親クロ
ックドライバー４５によって駆動される子クロックドラ
イバー４６とからなるツリー状構造を持つ回路によって
駆動されていた。クロック入力端子４７に与えられたク
ロック信号は、親クロックドライバー４５および子クロ
ックドライバー４６のそれぞれの自己遅延時間、ならび
にクロック信号配線４８が有する配線抵抗、容量、およ
びフリップフロップ４６のクロック入力端子の入力容量
によって生じる遅延時間の後、各フリップフロップ４
３，４４に伝達される。
線構造の平面図を示す図４を参照すると、この従来の半
導体集積回路装置は、クロック同期回路中のフリップフ
ロップ４３，４４が親クロックドライバー４５と親クロ
ックドライバー４５によって駆動される子クロックドラ
イバー４６とからなるツリー状構造を持つ回路によって
駆動されていた。クロック入力端子４７に与えられたク
ロック信号は、親クロックドライバー４５および子クロ
ックドライバー４６のそれぞれの自己遅延時間、ならび
にクロック信号配線４８が有する配線抵抗、容量、およ
びフリップフロップ４６のクロック入力端子の入力容量
によって生じる遅延時間の後、各フリップフロップ４
３，４４に伝達される。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置は、クロックドライバーから各フリップフロッ
プまでのパスの配線層、配線長が異なったり、それぞれ
の子クロックドライバーが分配駆動するフリップフロッ
プの数に不均衡があると、それぞれのパスに固有の信号
伝搬時間を持つ事になるのでクロック信号伝達遅延差
（以下クロックスキューと呼ぶ）が生じる。
回路装置は、クロックドライバーから各フリップフロッ
プまでのパスの配線層、配線長が異なったり、それぞれ
の子クロックドライバーが分配駆動するフリップフロッ
プの数に不均衡があると、それぞれのパスに固有の信号
伝搬時間を持つ事になるのでクロック信号伝達遅延差
（以下クロックスキューと呼ぶ）が生じる。
【０００４】近年、半導体集積回路が大規模になると共
に、クロックドライバーから各フリップフロップまでの
それぞれのパスの配線層または配線長等を揃える事が困
難になっている。また、半導体集積回路装置の製造プロ
セスの微細化により、これらのパスの配線抵抗の増大も
クロックスキューを増大させる原因の一つになってい
る。
に、クロックドライバーから各フリップフロップまでの
それぞれのパスの配線層または配線長等を揃える事が困
難になっている。また、半導体集積回路装置の製造プロ
セスの微細化により、これらのパスの配線抵抗の増大も
クロックスキューを増大させる原因の一つになってい
る。
【０００５】その結果、半導体集積回路装置のクロック
周波数を上げた時、このクロックスキューによってタイ
ミングエラーによる誤動作を引き起こすという問題点が
あった。
周波数を上げた時、このクロックスキューによってタイ
ミングエラーによる誤動作を引き起こすという問題点が
あった。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板の一主表面上に形成される複数の基
幹クロック配線と、前記基幹クロック配線に比べて配線
幅および配線膜厚を小さくした前記半導体基板の一主表
面上に形成される複数のクロック支線配線と、前記基幹
クロック配線に直接接続しまたは前記クロック支線配線
を経由して前記基幹クロック配線に接続するクロック入
力端子を有する複数の保持回路とを備える半導体集積回
路装置において、前記基幹クロック配線の一方の縁端が
クロックドライバーに接続され、他方の縁端が解放終端
されて前記基幹クロック配線の前記解放端での信号反射
係数が実質的に十分大きい構成である。
装置は、半導体基板の一主表面上に形成される複数の基
幹クロック配線と、前記基幹クロック配線に比べて配線
幅および配線膜厚を小さくした前記半導体基板の一主表
面上に形成される複数のクロック支線配線と、前記基幹
クロック配線に直接接続しまたは前記クロック支線配線
を経由して前記基幹クロック配線に接続するクロック入
力端子を有する複数の保持回路とを備える半導体集積回
路装置において、前記基幹クロック配線の一方の縁端が
クロックドライバーに接続され、他方の縁端が解放終端
されて前記基幹クロック配線の前記解放端での信号反射
係数が実質的に十分大きい構成である。
【０００７】また、本発明の半導体集積回路装置は、前
記基幹クロック配線または前記クロック支線配線は配線
層を少なくとも２層以上有する構成とすることもでき
る。
記基幹クロック配線または前記クロック支線配線は配線
層を少なくとも２層以上有する構成とすることもでき
る。
【０００８】またさらに、本発明の半導体集積回路装置
は、前記基幹クロック配線は前記クロック支線配線より
も上層に形成される構成とすることもできる。
は、前記基幹クロック配線は前記クロック支線配線より
も上層に形成される構成とすることもできる。
【０００９】さらにまた、本発明の半導体集積回路装置
は、前記基幹クロック配線はＴＡＢ実装に使用されるバ
ンプ形成用金属層と同一の金属層で配線層を形成する構
成とすることもできる。
は、前記基幹クロック配線はＴＡＢ実装に使用されるバ
ンプ形成用金属層と同一の金属層で配線層を形成する構
成とすることもできる。
【００１０】さらに、本発明の半導体集積回路装置は、
前記基幹クロック配線の配線長の４倍を前記基幹クロッ
ク配線中を伝搬するクロック波形の伝搬速度で除算した
数値の整数倍が、前記クロック波形の立ち上りまたは立
ち下り時間に実質的に等しい構成とすることもできる。
前記基幹クロック配線の配線長の４倍を前記基幹クロッ
ク配線中を伝搬するクロック波形の伝搬速度で除算した
数値の整数倍が、前記クロック波形の立ち上りまたは立
ち下り時間に実質的に等しい構成とすることもできる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】本発明の一実施例の半導体集積回路装置の
クロック信号配線構造を示す平面図である図１を参照す
ると、この実施例の半導体集積回路装置は、厚さ１０μ
ｍ、幅３４μｍおよび長さ５ｍｍのバンプ金配線により
形成された基幹クロック信号配線１を有している。この
基幹クロック信号配線１の配線抵抗は１ｍｍ当たり０．
１Ωと極めて小さい。また、基幹クロック配線１の片端
２は解放終端であり、他端３はクロックバッファ４の出
力端子に接続している。子クロックバッファ４の入力端
子におけるクロックスキューは、親クロックドライバー
５と等長配線によってクロックバッファにより十分小さ
く抑えられている。与えられたクロック信号は、基幹ク
ロック配線１中を伝搬するが、その時の伝搬スピードｖ
は光速をｃ、比誘電率をε、透磁率をμとして ｖ＝ｃ／（εμ）0.5 …（１） と表される。配線を取り囲む酸化膜の比誘電率εを４と
すれば、クロック信号の伝搬速度ｖは光速の半分の１．
５×１０8 ｍ／ｓｅｃとなる。
クロック信号配線構造を示す平面図である図１を参照す
ると、この実施例の半導体集積回路装置は、厚さ１０μ
ｍ、幅３４μｍおよび長さ５ｍｍのバンプ金配線により
形成された基幹クロック信号配線１を有している。この
基幹クロック信号配線１の配線抵抗は１ｍｍ当たり０．
１Ωと極めて小さい。また、基幹クロック配線１の片端
２は解放終端であり、他端３はクロックバッファ４の出
力端子に接続している。子クロックバッファ４の入力端
子におけるクロックスキューは、親クロックドライバー
５と等長配線によってクロックバッファにより十分小さ
く抑えられている。与えられたクロック信号は、基幹ク
ロック配線１中を伝搬するが、その時の伝搬スピードｖ
は光速をｃ、比誘電率をε、透磁率をμとして ｖ＝ｃ／（εμ）0.5 …（１） と表される。配線を取り囲む酸化膜の比誘電率εを４と
すれば、クロック信号の伝搬速度ｖは光速の半分の１．
５×１０8 ｍ／ｓｅｃとなる。
【００１３】よって、５ｍｍの配線長を伝搬するのに約
３３．３ｐｓｅｃかかる事になる。
３３．３ｐｓｅｃかかる事になる。
【００１４】図２は本発明の一実施例の半導体集積回路
装置の基幹クロック信号配線中の信号伝搬を示すシミュ
レーション波形である。
装置の基幹クロック信号配線中の信号伝搬を示すシミュ
レーション波形である。
【００１５】基幹クロック信号配線１の入力端３でのク
ロック波形２０と基幹クロック信号配線１の終端２での
クロック波形２１との差がこの伝搬遅延を示す（図２
（ａ）を参照）。
ロック波形２０と基幹クロック信号配線１の終端２での
クロック波形２１との差がこの伝搬遅延を示す（図２
（ａ）を参照）。
【００１６】この結果は、基幹クロック信号配線１の終
端を抵抗でグランドに接続し、図３に示すように配線容
量（Ｃ１，Ｃ２，Ｃ３）、抵抗（Ｒ）インダクタンス
（Ｌ）をモデル化し、ＥＣＬクロックドライバーにより
駆動した様子をＳＰＩＣＥシミュレーションした結果で
ある。入力クロック波形２０の立ち上がり時間は１３
３．２ｐｓｅｃ（３３．３ｐｓｅｃ×４）とした。
端を抵抗でグランドに接続し、図３に示すように配線容
量（Ｃ１，Ｃ２，Ｃ３）、抵抗（Ｒ）インダクタンス
（Ｌ）をモデル化し、ＥＣＬクロックドライバーにより
駆動した様子をＳＰＩＣＥシミュレーションした結果で
ある。入力クロック波形２０の立ち上がり時間は１３
３．２ｐｓｅｃ（３３．３ｐｓｅｃ×４）とした。
【００１７】次に、本発明が意図するように基幹クロッ
ク信号配線１の終端２を解放終端とした時のＳＰＩＣＥ
シミュレーション波形を示す図２（ｂ）を参照すると、
クロック波形２０の信号振幅の１／２をしきい値とした
時、基幹クロック信号配線１内での伝搬は、伝搬遅延が
ない事を示している。この現象を以下に説明する。
ク信号配線１の終端２を解放終端とした時のＳＰＩＣＥ
シミュレーション波形を示す図２（ｂ）を参照すると、
クロック波形２０の信号振幅の１／２をしきい値とした
時、基幹クロック信号配線１内での伝搬は、伝搬遅延が
ない事を示している。この現象を以下に説明する。
【００１８】基幹クロック信号配線１の入力端３に入力
されたクロック信号２０は群速度ｖで基幹クロック信号
配線１中を進行し、抵抗の無視できる長さＬの基幹クロ
ック信号配線の終端２に時刻ｔT （＝Ｌ／ｖ）後に到達
する。
されたクロック信号２０は群速度ｖで基幹クロック信号
配線１中を進行し、抵抗の無視できる長さＬの基幹クロ
ック信号配線の終端２に時刻ｔT （＝Ｌ／ｖ）後に到達
する。
【００１９】基幹クロック信号配線１の終端２でクロッ
ク信号は解放端３で反射をし、基幹クロック信号配線１
中で入射波と同じ速さで逆方向に進行する。
ク信号は解放端３で反射をし、基幹クロック信号配線１
中で入射波と同じ速さで逆方向に進行する。
【００２０】基幹クロック信号配線１中での伝送ロスを
無視し、反射係数１の全反射を仮定すれば、入射波と終
端反射波の合成波の電圧波形は入力されたクロック電圧
波形２０の２倍で立ち上がる事になる。クロック波形の
立ち上がりスピードが２倍になる始める時刻ｔ2 は入力
端よりｘの距離の位置で ｔ2 ＝（２Ｌ−ｘ）／ｖ…（２） と表される。時刻ｔが２Ｌ／ｖで反射波が入力端に達す
る。
無視し、反射係数１の全反射を仮定すれば、入射波と終
端反射波の合成波の電圧波形は入力されたクロック電圧
波形２０の２倍で立ち上がる事になる。クロック波形の
立ち上がりスピードが２倍になる始める時刻ｔ2 は入力
端よりｘの距離の位置で ｔ2 ＝（２Ｌ−ｘ）／ｖ…（２） と表される。時刻ｔが２Ｌ／ｖで反射波が入力端に達す
る。
【００２１】入力端はトランジスタ等で決まるインピー
ダンスで終端しているので、終端反射波は固定端反射を
し、入力波と同じ速さ、向きに進行する。この時の入力
端反射波の波高は入力波、終端反射波と逆の符号を持つ
から、これらの波形の合成波の電圧波形の立ち上がりス
ピードは、基幹クロック信号配線１中での伝送ロスを無
視し、反射係数１の全反射を仮定すれば、入力クロック
波形２０の立ち上がり波形の１／２になる。
ダンスで終端しているので、終端反射波は固定端反射を
し、入力波と同じ速さ、向きに進行する。この時の入力
端反射波の波高は入力波、終端反射波と逆の符号を持つ
から、これらの波形の合成波の電圧波形の立ち上がりス
ピードは、基幹クロック信号配線１中での伝送ロスを無
視し、反射係数１の全反射を仮定すれば、入力クロック
波形２０の立ち上がり波形の１／２になる。
【００２２】クロック波形の立ち上がりスピードが１／
２になり始める時刻ｔ0.5 は入力端よりｘの距離の位置
で ｔ0.5 ＝（２Ｌ＋ｘ）／ｖ と表される。
２になり始める時刻ｔ0.5 は入力端よりｘの距離の位置
で ｔ0.5 ＝（２Ｌ＋ｘ）／ｖ と表される。
【００２３】この様にクロック信号は基幹クロック信号
配線１中で反射を繰り返し、基幹クロック信号配線１中
のある点での電圧波形は周期τ（＝４Ｌ／ｖ）で立ち上
がりスピードを入力クロック信号の１／２から２までの
範囲で変えながら小振動を繰り返して上昇していく。
配線１中で反射を繰り返し、基幹クロック信号配線１中
のある点での電圧波形は周期τ（＝４Ｌ／ｖ）で立ち上
がりスピードを入力クロック信号の１／２から２までの
範囲で変えながら小振動を繰り返して上昇していく。
【００２４】この様子を入力クロック信号２０と共に基
幹クロック信号配線１の終端２で観測したものが、電圧
波形２２である。本結果を得た前述の条件においては、
小振動の周期がクロック入力波形の立ち上がり時間に等
しいため、伝送ロス、反射ロスによる振幅の減衰は見え
ていない。
幹クロック信号配線１の終端２で観測したものが、電圧
波形２２である。本結果を得た前述の条件においては、
小振動の周期がクロック入力波形の立ち上がり時間に等
しいため、伝送ロス、反射ロスによる振幅の減衰は見え
ていない。
【００２５】従って、小振動の振幅ＶＬ＝（４Ｌ／ｖ）
が入力クロック波形の立ち上がり時間に比べて十分小さ
い時、基幹クロック信号配線１中でクロック波形の立ち
上がりはほぼ一定になり、基幹クロック信号配線１中で
のクロックスキューが無視できる。
が入力クロック波形の立ち上がり時間に比べて十分小さ
い時、基幹クロック信号配線１中でクロック波形の立ち
上がりはほぼ一定になり、基幹クロック信号配線１中で
のクロックスキューが無視できる。
【００２６】特に、振幅ＶＬ＝（４Ｌ／ｖ）が入力立ち
上がり時間の整数倍ｎに等しいとき、クロック波形の振
幅ＶＬの１／２の電圧点で見た基幹クロック信号配線の
入力端３と終端２でのクロックスキューが０になる事に
なる。
上がり時間の整数倍ｎに等しいとき、クロック波形の振
幅ＶＬの１／２の電圧点で見た基幹クロック信号配線の
入力端３と終端２でのクロックスキューが０になる事に
なる。
【００２７】また、基幹クロック信号配線１中では、２
ｎ箇所で定在波の節ができ、その点で入力波形とのスキ
ューが０となる。ｎが十分大きければ、基幹クロック信
号配線１中の任意の点でのクロックスキューは事実上０
になる。
ｎ箇所で定在波の節ができ、その点で入力波形とのスキ
ューが０となる。ｎが十分大きければ、基幹クロック信
号配線１中の任意の点でのクロックスキューは事実上０
になる。
【００２８】半導体集積回路中の各フリップフロップ６
への配線７を、基幹クロック信号配線１、または基幹ク
ロック信号配線１中に接続されたクロック信号配線支線
８から行えば、いわゆるクロックスキューは各フリップ
フロップ６への配線７とクロック信号配線支線８の配線
抵抗、配線容量および各端子９に接続された各フリップ
フロップ６の入力容量合計の不均衡に起因する遅延時間
差のみになり、大幅なクロックスキューの改善が実現す
る。
への配線７を、基幹クロック信号配線１、または基幹ク
ロック信号配線１中に接続されたクロック信号配線支線
８から行えば、いわゆるクロックスキューは各フリップ
フロップ６への配線７とクロック信号配線支線８の配線
抵抗、配線容量および各端子９に接続された各フリップ
フロップ６の入力容量合計の不均衡に起因する遅延時間
差のみになり、大幅なクロックスキューの改善が実現す
る。
【００２９】
【発明の効果】以上説明したように、本発明では、配線
幅、配線厚等を十分に大きく取り配線配線抵抗を小さく
した基幹クロック信号配線と、必要に応じてこの基幹ク
ロック配線に接続された、クロック信号支線とを有し、
この基幹クロック信号配線の片方がクロックドライバー
に接続され、他方が解放終端され、基幹クロック信号配
線の解放端での信号反射係数が十分大きい事を特徴とす
るクロック配線構造を有することで、大規模集積回路に
おいても、クロックスキューを非常に小さな値に抑えた
半導体集積回路装置を得る事ができるという効果を有す
る。
幅、配線厚等を十分に大きく取り配線配線抵抗を小さく
した基幹クロック信号配線と、必要に応じてこの基幹ク
ロック配線に接続された、クロック信号支線とを有し、
この基幹クロック信号配線の片方がクロックドライバー
に接続され、他方が解放終端され、基幹クロック信号配
線の解放端での信号反射係数が十分大きい事を特徴とす
るクロック配線構造を有することで、大規模集積回路に
おいても、クロックスキューを非常に小さな値に抑えた
半導体集積回路装置を得る事ができるという効果を有す
る。
【図１】本発明の一実施例の半導体集積回路装置のクロ
ック信号配線構造を示す平面図である。
ック信号配線構造を示す平面図である。
【図２】図１に示す本発明の実施例のシミュレーション
結果を示す図であり、（ａ）は、本発明の一実施例の基
幹クロック信号配線の終端を抵抗でグランドに接続した
時の電圧波形を示すシミュレーション結果を示す図であ
り、（ｂ）は、本発明の一実施例の基幹クロック信号配
線中の電圧波形を示すシミュレーション結果を示す図で
ある。
結果を示す図であり、（ａ）は、本発明の一実施例の基
幹クロック信号配線の終端を抵抗でグランドに接続した
時の電圧波形を示すシミュレーション結果を示す図であ
り、（ｂ）は、本発明の一実施例の基幹クロック信号配
線中の電圧波形を示すシミュレーション結果を示す図で
ある。
【図３】本発明の一実施例の基幹クロック信号配線中の
電圧波形をシミュレーションするときに用いた反射波利
用のクロックツリーＳＰＩＣＥシミュレーションモデル
を示す図である。
電圧波形をシミュレーションするときに用いた反射波利
用のクロックツリーＳＰＩＣＥシミュレーションモデル
を示す図である。
【図４】従来の半導体集積回路装置のクロック信号配線
構造を示す平面図である。
構造を示す平面図である。
１ 基幹クロック信号配線 ２ 基幹クロック信号配線の終端 ３ 基幹クロック信号配線の入力端 ４，４６ 子クロックバッファ ５，４５ 親クロックドライバー ６，４３，４４ フリップフロップ ７，４８ 配線 ８ クロック信号配線支線 ９ 端子 １０，４０ 半導体集積回路装置 ２０ クロック入力波形 ２１，２２ クロック終端波形 ４７ クロック入力端子
Claims (5)
- 【請求項１】 半導体基板の一主表面上に形成される複
数の基幹クロック配線と、前記基幹クロック配線に比べ
て配線幅および配線膜厚を小さくした前記半導体基板の
一主面表面上に形成される複数のクロック支線配線と、
前記基幹クロック配線に直接接続しまたは前記クロック
支線配線を経由して前記基幹クロック配線に接続するク
ロック入力端子を有する複数の保持回路とを備える半導
体集積回路装置において、前記基幹クロック配線の一方
の縁端がクロックドライバーに接続され、他方の縁端が
解放終端されて前記基幹クロック配線の前記解放端での
信号反射係数が実質的に十分大きいことを特徴とする半
導体集積回路装置。 - 【請求項２】 前記基幹クロック配線または前記クロッ
ク支線配線は配線層を少なくとも２層以上有することを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記基幹クロック配線は前記クロック支
線配線よりも上層に形成されることを特徴とする請求項
１または２記載の半導体集積回路装置。 - 【請求項４】 前記基幹クロック配線はＴＡＢ実装に使
用されるバンプ形成用金属層と同一の金属層で配線層を
形成することを特徴とする請求項１，２または３記載の
半導体集積回路装置。 - 【請求項５】 前記基幹クロック配線の配線長の４倍を
前記基幹クロック配線中に伝搬するクロック波形の伝搬
速度で除算した数値の整数倍が、前記クロック波形の立
ち上りまたは立ち下り時間に実質的に等しいことを特徴
とする請求項１，２，３または４記載の半導体集積回路
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217126A JP2930174B2 (ja) | 1993-09-01 | 1993-09-01 | 半導体集積回路装置 |
| US08/294,826 US5532500A (en) | 1993-09-01 | 1994-08-26 | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
| EP94113545A EP0642162A3 (en) | 1993-09-01 | 1994-08-30 | Integrated semiconductor circuit with clock shift suppressing signal wiring construction. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217126A JP2930174B2 (ja) | 1993-09-01 | 1993-09-01 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774256A true JPH0774256A (ja) | 1995-03-17 |
| JP2930174B2 JP2930174B2 (ja) | 1999-08-03 |
Family
ID=16699266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5217126A Expired - Fee Related JP2930174B2 (ja) | 1993-09-01 | 1993-09-01 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5532500A (ja) |
| EP (1) | EP0642162A3 (ja) |
| JP (1) | JP2930174B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006126369A (ja) * | 2004-10-27 | 2006-05-18 | Sony Corp | クロック信号供給装置およびそれを利用した半導体装置、並びに電子機器 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4027438B2 (ja) * | 1995-05-25 | 2007-12-26 | 三菱電機株式会社 | 半導体装置 |
| USRE37577E1 (en) | 1996-01-11 | 2002-03-12 | Cypress Semiconductor Corporation | High speed configuration independent programmable macrocell |
| JPH1092857A (ja) | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 半導体パッケージ |
| US6624690B2 (en) * | 1999-11-24 | 2003-09-23 | Intel Corporation | Method and apparatus to delay circuit trigger |
| WO2001055824A2 (en) | 2000-01-27 | 2001-08-02 | Primarion, Inc. | Apparatus suitable for providing synchronized clock signals to a microelectronic device |
| CN105188253A (zh) * | 2015-07-14 | 2015-12-23 | 浪潮电子信息产业股份有限公司 | 一种pcb |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290651A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路 |
| JPH02196430A (ja) * | 1989-01-24 | 1990-08-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP3110859U (ja) * | 2004-10-20 | 2005-07-07 | 良三 明野 | マイナスイオン及び遠赤外線放射ブラジャーパット。 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387744A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体集積回路 |
| JPH077808B2 (ja) * | 1988-03-29 | 1995-01-30 | 株式会社東芝 | 集積回路 |
| JPH0277150A (ja) * | 1988-09-13 | 1990-03-16 | Toshiba Corp | クロックライン駆動装置 |
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| JPH04355952A (ja) * | 1990-11-29 | 1992-12-09 | Hitachi Ltd | 半導体集積回路装置 |
| US5164817A (en) * | 1991-08-14 | 1992-11-17 | Vlsi Technology, Inc. | Distributed clock tree scheme in semiconductor packages |
| US5254886A (en) * | 1992-06-19 | 1993-10-19 | Actel Corporation | Clock distribution scheme for user-programmable logic array architecture |
-
1993
- 1993-09-01 JP JP5217126A patent/JP2930174B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-26 US US08/294,826 patent/US5532500A/en not_active Expired - Lifetime
- 1994-08-30 EP EP94113545A patent/EP0642162A3/en not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290651A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路 |
| JPH02196430A (ja) * | 1989-01-24 | 1990-08-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP3110859U (ja) * | 2004-10-20 | 2005-07-07 | 良三 明野 | マイナスイオン及び遠赤外線放射ブラジャーパット。 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006126369A (ja) * | 2004-10-27 | 2006-05-18 | Sony Corp | クロック信号供給装置およびそれを利用した半導体装置、並びに電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0642162A3 (en) | 1997-07-16 |
| EP0642162A2 (en) | 1995-03-08 |
| US5532500A (en) | 1996-07-02 |
| JP2930174B2 (ja) | 1999-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6940362B2 (en) | Printed wiring board for controlling signal transmission using paired inductance and capacitance | |
| US8797096B2 (en) | Crosstalk compensation for high speed, reduced swing circuits | |
| KR100311764B1 (ko) | 집적 회로 장치 모듈 | |
| JP2930174B2 (ja) | 半導体集積回路装置 | |
| US5719445A (en) | Input delay control | |
| Guo et al. | Comparisons between serpentine and flat spiral delay lines on transient reflection/transmission waveforms and eye diagrams | |
| US5650757A (en) | Impedance stepping for increasing the operating speed of computer backplane busses | |
| JPH0251252A (ja) | 集積回路の配線構造 | |
| JP3476403B2 (ja) | 半導体回路、その遅延調整方法及びそのレイアウト方法 | |
| JPS61152041A (ja) | 回路基板 | |
| JP3774243B2 (ja) | 改良された信号線経路付け機構 | |
| KR20050010910A (ko) | 등진폭 방향성 결합식 버스 시스템 | |
| US5994924A (en) | Clock distribution network with dual wire routing | |
| US5966293A (en) | Minimal length computer backplane | |
| JP3629713B2 (ja) | 光接続集積回路 | |
| JP2004281960A (ja) | 符号間干渉抑制抵抗を用いた超高速インタフェース | |
| JP2005503004A (ja) | 低電力クロック分配方法 | |
| US6144224A (en) | Clock distribution network with dual wire routing | |
| US6828852B2 (en) | Active pulsed scheme for driving long interconnects | |
| JP2003152290A (ja) | プリント配線基板 | |
| US5438297A (en) | Electrical trace having a closed loop configuration | |
| CN112702044B (zh) | 一种高精度数据延迟线的物理实现结构 | |
| JP2002092059A (ja) | プリント配線基板の配線設計システム | |
| JPS6046606A (ja) | 信号遅延回路 | |
| Russ | Transmission lines: Reflections and termination |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |