JPH0277150A - クロックライン駆動装置 - Google Patents
クロックライン駆動装置Info
- Publication number
- JPH0277150A JPH0277150A JP22940388A JP22940388A JPH0277150A JP H0277150 A JPH0277150 A JP H0277150A JP 22940388 A JP22940388 A JP 22940388A JP 22940388 A JP22940388 A JP 22940388A JP H0277150 A JPH0277150 A JP H0277150A
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- JP
- Japan
- Prior art keywords
- chip
- clock line
- main
- main buffers
- clock
- Prior art date
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- Granted
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ＬＳＩチップ内部の論理回路領域に格子状に
配線されたクロックラインを駆動するクロックライン駆
動装置に関する。
配線されたクロックラインを駆動するクロックライン駆
動装置に関する。
（従来の技術）
第４図に従来のクロックラインの駆動装置を示す。入力
クロック信号は人出力バッファ領域４７に設けられる入
力バッファ４１を介してチップ内部に配置される複数の
メインバッファ４２ａ、・・・４１に分配される。これ
らのメインバッファ４２ａ、・・・４２！！の出力信号
はメインクロックライン４５によりそれぞれ分離されて
いる。但しメインバッファ４２ａ１・・・４２Ｎのそれ
ぞれの負荷容量は等しくなるように調節されており、ま
たメインバッファ４２ａ、・・・４２１のそれぞれに接
続される内部論理セルはメインバッファ４２ａ２・・・
４２１）の近くに配置される必要がある。
クロック信号は人出力バッファ領域４７に設けられる入
力バッファ４１を介してチップ内部に配置される複数の
メインバッファ４２ａ、・・・４１に分配される。これ
らのメインバッファ４２ａ、・・・４２！！の出力信号
はメインクロックライン４５によりそれぞれ分離されて
いる。但しメインバッファ４２ａ１・・・４２Ｎのそれ
ぞれの負荷容量は等しくなるように調節されており、ま
たメインバッファ４２ａ、・・・４２１のそれぞれに接
続される内部論理セルはメインバッファ４２ａ２・・・
４２１）の近くに配置される必要がある。
（発明が解決しようとする課題）
このような従来のクロックライン駆動装置においては、
１、 ＬＳＩ内部の論理回路領域４６に多数のメイ
ンバッファ４２ａ、・・・４２１１を配置するため、内
部論理回路のために使用できる有効面積が減少する、す
なわちゲートユーティリティ （ＧＡＴＥＵＴＩＬＩＴ
Ｖ）が低下すること、および２、 各メインバッファ４
２ａ、・・・４１の負荷を均一にし、しかもこれらの内
部論理セルをメインバッファの近傍に配置することは技
術的に困難であること、ならびに ３、 入力バッファ４１から各メインバッファの入力端
子までの距離を一定に保つことは困難であること 笠の問題点がある。
ンバッファ４２ａ、・・・４２１１を配置するため、内
部論理回路のために使用できる有効面積が減少する、す
なわちゲートユーティリティ （ＧＡＴＥＵＴＩＬＩＴ
Ｖ）が低下すること、および２、 各メインバッファ４
２ａ、・・・４１の負荷を均一にし、しかもこれらの内
部論理セルをメインバッファの近傍に配置することは技
術的に困難であること、ならびに ３、 入力バッファ４１から各メインバッファの入力端
子までの距離を一定に保つことは困難であること 笠の問題点がある。
本発明は上記問題点を考慮してなされたものであって、
チップ内部の論理回路領域の有効面積の低下を可及的に
防止すること、および各メインバッファに接続される負
荷を均一化させること、ならびに入力バッファの出力端
子から各メインバッファの入力端子までの距離を等しく
することのできるクロックライン駆動装置を提供するこ
とを目的とする。
チップ内部の論理回路領域の有効面積の低下を可及的に
防止すること、および各メインバッファに接続される負
荷を均一化させること、ならびに入力バッファの出力端
子から各メインバッファの入力端子までの距離を等しく
することのできるクロックライン駆動装置を提供するこ
とを目的とする。
（課題を解決するための手段）
本発明は、ＬＳＩチップ内部の論理回路領域に格子状に
配線されたクロックラインを駆動するクロックライン駆
動装置において、１個の入力バッファおよび並列接続さ
れた複数のメインバッファからなるクロックバッファを
設けてなり、複数のメインバッファはＬＳＩチップの周
辺部分に、ＬＳＩチップの中心に対して点対称に配置さ
れ、複数のメインバッファの各々の出力端子は格子状に
配線されたクロックラインの、中心に対して点対称な位
置に共通接続され、入力バッファの出力端子と複数のメ
インバッファのそれぞれの入力端子とを接続する配線の
長さが実質上等しくなるように設けられていることを特
徴とする。
配線されたクロックラインを駆動するクロックライン駆
動装置において、１個の入力バッファおよび並列接続さ
れた複数のメインバッファからなるクロックバッファを
設けてなり、複数のメインバッファはＬＳＩチップの周
辺部分に、ＬＳＩチップの中心に対して点対称に配置さ
れ、複数のメインバッファの各々の出力端子は格子状に
配線されたクロックラインの、中心に対して点対称な位
置に共通接続され、入力バッファの出力端子と複数のメ
インバッファのそれぞれの入力端子とを接続する配線の
長さが実質上等しくなるように設けられていることを特
徴とする。
（作 用）
このように構成された本発明によるクロックライン駆動
装置によれば、複数のメインバッファはＬＳＩチップの
周辺部分に、ＬＳＩチップの中心に対して点対称に配置
される。そしてこれらの複数のメインバッファの各々の
出力端子は、格子状に配線されたクロックラインの、中
心に対して点対称な位置に接続される。また、入力バッ
ファの出力端子と複数のメインバッファの入力端子とを
接続する配線の長さが実質上等しくなるように設けられ
ている。これにより本発明によればチップ内部の論理回
路領域の有効面積の低下を可及的に防止できるばかりで
なく、各メインバッファに接続される負荷を均一化でき
るとともに、入力バッファの出力端子から各メインバッ
ファの入力端子までの距離を等しくすることができる。
装置によれば、複数のメインバッファはＬＳＩチップの
周辺部分に、ＬＳＩチップの中心に対して点対称に配置
される。そしてこれらの複数のメインバッファの各々の
出力端子は、格子状に配線されたクロックラインの、中
心に対して点対称な位置に接続される。また、入力バッ
ファの出力端子と複数のメインバッファの入力端子とを
接続する配線の長さが実質上等しくなるように設けられ
ている。これにより本発明によればチップ内部の論理回
路領域の有効面積の低下を可及的に防止できるばかりで
なく、各メインバッファに接続される負荷を均一化でき
るとともに、入力バッファの出力端子から各メインバッ
ファの入力端子までの距離を等しくすることができる。
（実施例）
第１図に本発明によるクロックライン駆動装置の第１の
実施例を示す。この実施例のクロックライン駆動装置は
、入力バッファ１と、複数個（第１図においては４個）
のメインバッファ２ａ。
実施例を示す。この実施例のクロックライン駆動装置は
、入力バッファ１と、複数個（第１図においては４個）
のメインバッファ２ａ。
２ｂ、２ｃ、２ｄを有している。入力バッファ１にクロ
ック信号が入力される。チップの周辺９にはメインバッ
ファ２ａ、２ｂ、２ｃ、２ｄがチップの中心に対して点
対称に配置される。人カバツファエの出力端子からメイ
ンバッファ２ａ、２ｂ。
ック信号が入力される。チップの周辺９にはメインバッ
ファ２ａ、２ｂ、２ｃ、２ｄがチップの中心に対して点
対称に配置される。人カバツファエの出力端子からメイ
ンバッファ２ａ、２ｂ。
２ｃ、２ｄのそれぞれの入力端子へは等しい配線長の配
線６で接続されている。メインバッファ２ａ、２ｂ、２
ｃ、２ｄのそれぞれの出力端子は、チップの内部論理回
路８を一様に覆う格子状のクロックライン７のコーナ一
部ｐｌ、Ｐ２．Ｐ３゜Ｐ４に共通接続される。クロック
ライン７に接続された負荷がチップ上に均一に分布して
いるとすれば、メインバッフｙ２ａ、２ｂ、２ｃ、
２ｄのそれぞれの負荷も均一になる。クロックライン７
上でクロックスキューが最大となるのは、クロ・ツクラ
イン７のコーナ一部ｐｌ、ｐ２．ｐ３．ｐ４と中心Ｐｏ
の間のクロックスキューである。
線６で接続されている。メインバッファ２ａ、２ｂ、２
ｃ、２ｄのそれぞれの出力端子は、チップの内部論理回
路８を一様に覆う格子状のクロックライン７のコーナ一
部ｐｌ、Ｐ２．Ｐ３゜Ｐ４に共通接続される。クロック
ライン７に接続された負荷がチップ上に均一に分布して
いるとすれば、メインバッフｙ２ａ、２ｂ、２ｃ、
２ｄのそれぞれの負荷も均一になる。クロックライン７
上でクロックスキューが最大となるのは、クロ・ツクラ
イン７のコーナ一部ｐｌ、ｐ２．ｐ３．ｐ４と中心Ｐｏ
の間のクロックスキューである。
以上により第１の実施例によれば、チップ内部の論理回
路領域の有効面積の低下を可及的に防止できるばかりで
なく、各メインバッファに接続される負荷を均一化でき
るとともに、入力バッファの出力端子から各メ・ｒンバ
ッファの入力端子までの距離を等しくすることができる
。
路領域の有効面積の低下を可及的に防止できるばかりで
なく、各メインバッファに接続される負荷を均一化でき
るとともに、入力バッファの出力端子から各メ・ｒンバ
ッファの入力端子までの距離を等しくすることができる
。
第２図に本発明によるクロックライン駆動装置の第２の
実施例を示す。この第２の実施例と第１図に示す第１の
実施例との違いは、メインバッファ２ａ、２ｂ、２ｃ、
２ｄの出力端子を格子状のクロックライン７の内部の、
中心から点対称な位置Ｐ ５． Ｐ ｅ 、 Ｐ７
． Ｐ ｇに接続したものである。
実施例を示す。この第２の実施例と第１図に示す第１の
実施例との違いは、メインバッファ２ａ、２ｂ、２ｃ、
２ｄの出力端子を格子状のクロックライン７の内部の、
中心から点対称な位置Ｐ ５． Ｐ ｅ 、 Ｐ７
． Ｐ ｇに接続したものである。
この場合、クロックスキューが最大になるのはメインバ
ッファ２ａ、２ｂ、２ｃ、２ｄの出力端子が接続されて
いる点Ｐ５．Ｐａ 、Ｐｙ 、Ｐｇと中心Ｐｏの間のク
ロックスキューである。
ッファ２ａ、２ｂ、２ｃ、２ｄの出力端子が接続されて
いる点Ｐ５．Ｐａ 、Ｐｙ 、Ｐｇと中心Ｐｏの間のク
ロックスキューである。
以上により第２の実施例のクロックライン駆動装置も第
１の実施例のそれと同様の効果を得ることができる。
１の実施例のそれと同様の効果を得ることができる。
第３図に本発明によるクロックライン駆動装置の第３の
実施例を示す。この第３の実施例ではメインバッファ２
ａ、２ｂ、２ｃ、２ｄの出力端子からの引出し線の数を
複数化し、格子状のクロックライン７との接続点Ｐ９．
・・・ＰｌＢの数を増加させることにより、チップ内の
クロックスキューの最大値を更に減少させたものである
。なおメインバッファからの引出し線とクロックライン
７との接続点Ｐ９．・・・ＰｌＢはチップの中心Ｐｏか
ら同心円上の点対称な位置とする。
実施例を示す。この第３の実施例ではメインバッファ２
ａ、２ｂ、２ｃ、２ｄの出力端子からの引出し線の数を
複数化し、格子状のクロックライン７との接続点Ｐ９．
・・・ＰｌＢの数を増加させることにより、チップ内の
クロックスキューの最大値を更に減少させたものである
。なおメインバッファからの引出し線とクロックライン
７との接続点Ｐ９．・・・ＰｌＢはチップの中心Ｐｏか
ら同心円上の点対称な位置とする。
以上により第３の実施例のクロックライン駆動装置も第
１の実施例のそれと同様の効果を得ることができる。
１の実施例のそれと同様の効果を得ることができる。
本発明によればチップ内部の論理回路領域の有効面積の
低下を可及的に防止できるばかりでなく、各メインバッ
ファに接続される負荷を均一化できるとともに入力バッ
ファの出力端子から各メインバッファの入力端子までの
距離を等しくすることができる。
低下を可及的に防止できるばかりでなく、各メインバッ
ファに接続される負荷を均一化できるとともに入力バッ
ファの出力端子から各メインバッファの入力端子までの
距離を等しくすることができる。
第１図は本発明によるクロックライン駆動装置の第１の
実施例を示す回路図、第２図は本発明によるクロックラ
イン駆動装置の第２の実施例を示す回路図、第３図は本
発明によるクロックライン駆動装置の第３の実施例を示
す回路図、第４図は従来のクロックライン駆動装置を示
す回路図である。 １・・・入力バッファ、２ａ、２ｂ、２Ｃ２２ｄ・・・
メインバッファ、６・・・配線、７・・・クロックライ
ン、８・・・内部論理回路領域、９・・・チップ周辺部
の人出カバッファ領域。 出願人代理人 佐 藤 −雄 第１図 第２図
実施例を示す回路図、第２図は本発明によるクロックラ
イン駆動装置の第２の実施例を示す回路図、第３図は本
発明によるクロックライン駆動装置の第３の実施例を示
す回路図、第４図は従来のクロックライン駆動装置を示
す回路図である。 １・・・入力バッファ、２ａ、２ｂ、２Ｃ２２ｄ・・・
メインバッファ、６・・・配線、７・・・クロックライ
ン、８・・・内部論理回路領域、９・・・チップ周辺部
の人出カバッファ領域。 出願人代理人 佐 藤 −雄 第１図 第２図
Claims (1)
- 【特許請求の範囲】 ＬＳＩチップ内部の論理回路領域に格子状に配線された
クロックラインを駆動するクロックライン駆動装置にお
いて、 １個の入力バッファおよび並列接続された複数のメイン
バッファからなるクロックバッファを設けてなり、前記
複数のメインバッファは前記ＬＳＩチップの周辺部分に
、ＬＳＩチップの中心に対して点対称に配置され、前記
複数のメインバッファの各々の出力端子は前記格子状に
配線されたクロックラインの、中心に対して点対称な位
置に共通接続され、前記入力バッファの出力端子と前記
複数のメインバッファのそれぞれの入力端子とを接続す
る配線の長さが実質上等しくなるように設けられている
ことを特徴とするクロックライン駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22940388A JPH0277150A (ja) | 1988-09-13 | 1988-09-13 | クロックライン駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22940388A JPH0277150A (ja) | 1988-09-13 | 1988-09-13 | クロックライン駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277150A true JPH0277150A (ja) | 1990-03-16 |
| JPH0550143B2 JPH0550143B2 (ja) | 1993-07-28 |
Family
ID=16891663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22940388A Granted JPH0277150A (ja) | 1988-09-13 | 1988-09-13 | クロックライン駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277150A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532500A (en) * | 1993-09-01 | 1996-07-02 | Nec Corporation | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
| US6724679B2 (en) | 2001-10-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor memory device allowing high density structure or high performance |
| KR100429891B1 (ko) * | 2002-07-29 | 2004-05-03 | 삼성전자주식회사 | 클럭 스큐를 최소화하기 위한 격자형 클럭 분배망 |
| KR100609342B1 (ko) * | 1998-11-10 | 2006-08-09 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 |
-
1988
- 1988-09-13 JP JP22940388A patent/JPH0277150A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532500A (en) * | 1993-09-01 | 1996-07-02 | Nec Corporation | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
| KR100609342B1 (ko) * | 1998-11-10 | 2006-08-09 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 |
| US6724679B2 (en) | 2001-10-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor memory device allowing high density structure or high performance |
| KR100429891B1 (ko) * | 2002-07-29 | 2004-05-03 | 삼성전자주식회사 | 클럭 스큐를 최소화하기 위한 격자형 클럭 분배망 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550143B2 (ja) | 1993-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |