JPH077808B2 - 集積回路 - Google Patents

集積回路

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JPH077808B2
JPH077808B2 JP63073285A JP7328588A JPH077808B2 JP H077808 B2 JPH077808 B2 JP H077808B2 JP 63073285 A JP63073285 A JP 63073285A JP 7328588 A JP7328588 A JP 7328588A JP H077808 B2 JPH077808 B2 JP H077808B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はクロック信号を用いる集積回路装置例えば論理
LSIに係り、特にロウ構造を有するクロック信号により
制御される集積回路に関するものである。
（従来の技術） 第５図（ａ）（ｂ）に示されるようなフリップフロッ
プ，レジスタ，ラッチ等の複数個の論理素子を内部に備
えた複数個のロウ１を有するロウ方式又はマイクロブロ
ック方式のLSI3では前記複数個のロウは互いに平行に配
置され、前記LSI3の内部に位置し、前記LSI3の外縁部に
入出力ブロック５が位置する。
第５図（ａ）（ｂ）中の前記複数個のロウ１の存在部分
の拡大図は第６図に示される。この第６図に於いて、前
記各ロウ１は平行に配置され、前記複数個のロウ１に
は、前記入出力端５の一部である電源端子７を介して電
源電位に接続される１次電源配線９と、前記入出力ブロ
ック５の一部である接地端子11を介して基準電位に接続
（接地）される１次接地配線13とが、それぞれ２次電源
配線15及び２次接地配線17を介して、接続される。前記
複数個のロウ１中の前記複数個の論理素子19はクロック
信号によって駆動され、分割駆動方式を用いる場合、前
記入出力端５の一部であるクロック信号入力端子21に１
次のクロックドライバ23の入力端がクロック信号配線24
によって接続され、且つ前記一次クロックドライバ23の
出力端は複数個の２次クロックドライバ27の入力端に前
記クロック信号入力配線25によって接続される。尚、前
記複数個の２次クロックドライバ27の駆動能力は前記１
次クロックドライバ23よりも通常は小さくなっている。
又、前記１次クロックドライバ23の電源端及び接地端は
それぞれ前記１次電源配線９及び１次接地配線13にそれ
ぞれ前記２次電源配線15及び２次接地配線17を介して、
接続される。更に前記複数個の２次クロックドライバ27
の出力端はクロック信号出力配線29を介して、各前記ロ
ウ１中の前記複数個の論理素子19に接続される。
前記クロック信号入力配線25の前記１次クロックドライ
バ23の出力端から前記複数個の２次クロックドライバ27
の入力端への配線距離は前記各２次クロックドライバ27
により異なるので、前記クロック信号入力配線25におけ
る抵抗及び容量によって、クロック信号のスキューが発
生することがあった。そしてこのスキューが発生するこ
とで、前記複数個の２次クロックドライバ27は同期がと
れなくなり誤動作を起こすことがあった。
尚、本発明は同一発明者による同日出願の発明集積回路
と関連を有している。
（発明が解決しようとする課題） 上述したように第６図に示す従来の集積回路では、各２
次クロックドライバの負荷が不均一なため、クロック信
号の時間的な信号のズレであるスキューが多いという課
題がある。
本発明は以上のような課題を解消するためになされたも
ので、それの目的とするところは、クロック信号を用い
るLSIに於いてスキューの少ない集積回路を提供するこ
とにある。
［発明の構成］ （課題を解決するための手段） この発明に於けるクロック信号により制御される集積回
路では、クロック信号を用いるLSIに於いて、それぞれ
に複数個の論理素子が存在する複数個のロウ中の２次ク
ロックドライバの出力端を短絡するクロック信号出力短
絡配線を設ける。
（作 用） このように構成すれば、クロック信号を用いるLSIに於
いて、クロック信号により制御される集積回路のクロッ
ク信号のスキューを減少させることが可能である。
（実施例） 以下図面に示す実施例に基づいて本発明を詳細に説明す
る。本発明は、クロック信号を用いて複数個の論理素子
19の同期をとるLSI3に関するもので特に第５図（ａ）
（ｂ）に示されるようなロウ方式のLSI3に適用される。
すなわち、クロック信号を使用し、第５図（ａ）に示さ
れるロウ１を用いたLSI及び第５図（ｂ）に示される複
数個のロウ１から成るマクロブロックRAM31,ROM33等を
有するLSIに適用できる。
まず、第１図に示される本発明の一実施例の構造を説明
する。第５図に示される入出力端５の一部であるクロッ
ク信号入力端子21にクロック信号入力配線25を介して１
次クロックドライバ23が接続される。この１次クロック
ドライバ23はインバータを有し、入力信号に応じた出力
信号が出力される。フリップフロップ，レジスタ，ラッ
チ等の複数個の論理素子19を内部に有し長手方向に関し
て平行に配置される複数個のロウ１中には入力電位に応
じた出力電位が出力され、インバータにより構成される
前記１次クロックドライバ23よりも通常小さい駆動能力
を有する２次クロックドライバ27が存在する。前記２次
クロックドライバ27の入力端は前記１次クロックドライ
バ23の出力端に前記クロック信号入力配線25を介して接
続される。又、複数の前記２次クロックドライバ27の出
力端及び複数個の前記ロウ１中の複数個の前記論理素子
19はクロック信号出力配線29によって接続されている。
更に、複数個の前記２次クロックドライバの出力端は相
互にクロック信号出力短絡配線35によって接続されてい
る。又、前記複数個のロウ１の長手方向に関して垂直に
１次電源配線９及び１次接地配線13が接続される。前記
１次電源配線９及び１次接地配線13は第５図中の入出力
端５の一部である電源端７及び接地端11に接続され、且
つ前記１次クロックドライバ23の電源端及び接地端，前
記複数個の２次クロックドライバ27の電源端及び接地
端，前記複数個の論理素子の電源端及び接地端に２次電
源配線15及び２次接地配線17を介して接続される。
尚、前記１次電源配線９及び前記１次接地配線13はどち
らが前記ロウ１に近くても、同様の効果がある。
次に本実施例の効果を説明する。
本実施例では、複数個の前記二次クロックドライバ23の
出力が短絡されていることで、複数個の前記二次クロッ
クドライバ23の負荷が均一化される状態となり、クロッ
ク信号の時間的なズレであるスキューが軽減される。最
近では、LSIの大規模化，高速動作化によって、安定な
動作を保証するためにスキューが少ないクロック信号の
設計及びレイアウト方法が必要であるので、本実施例は
LSIの安定動作化に効果がある。
次に第２の実施例の構造を説明する。この第２の実施例
では、前記２次クロックドライバ27が前記ロウ１の長手
方向に関して前記１次電源配線９側の端部に位置し、前
記クロック信号入力配線25及び前記クロック信号出力短
絡配線35が前記ロウ１の長手方向に関して垂直に配置さ
れることが第１の実施例と異なり、他は第１の実施例と
同様である。
次にこの第２の実施例の効果を説明する。この第２の実
施例では、前記第１の実施例の効果の他に、前記１次電
源配線９及び前記第１接地配線13から、前記複数の２次
クロックドライバ27までの距離が縮まり、配線上の抵
抗，容量及びインピーダンスが減少し、前記複数個の論
理素子19の誤動作の原因であるクロック信号のスイッチ
ング時のノイズの発生を抑えることが可能となる。すな
わち、クロック信号の立上り及び下降部分であるエッジ
に於いて、すべての前記２次クロックドライバ27がスイ
ッチング動作を行なうために、前記２次電源配線15及び
前記２次接地配線17上に多量の電流が流れて、発生した
ノイズを減少させることに効果がある。
又、前記１次クロックドライバ23と前記複数個の２次ク
ロックドライバ27の間の前記クロック信号入力配線25及
び前記クロック信号出力短絡配線35が前記複数個のロウ
１の長手方向に関して垂直に配置されることで、前記複
数個のロウ１相互間の空間中の前記クロック信号入力配
線25の面積及び前記クロック信号出力短絡配線35の面積
が縮小して、LSIの高集積化が促進され、これら配線25,
35の抵抗，容量が減少し、これらの抵抗，容量によって
発生していたRC遅延であるスキューが第１の実施例より
も更に減少する。
次に第３図に示される第３の実施例の構造を説明する。
この第３の実施例では、前記複数個の２次クロックドラ
イバ27が前記複数個のロウ１の長手方向に関して前記１
次電源配線９及び前記１次接地配線13に近い側の端部に
あり、前記複数個の２次クロックドライバ27上に前記１
次電源配線９及び前記１次接地配線13が位置している。
更に、前記１次電源配線９と前記１次接地配線13の近傍
にクロック信号入力配線25が位置し、前記２次クロック
ドライバ27のインバータのソースが前記１次電源配線9,
前記１次接地配線13に接続されている。上記以外の点は
第２の実施例と同じ構成を有している。
次にこの第３の実施例の効果を説明する。この第３の実
施例では、第２の実施例と同様の効果を有し、更に前記
１次電源配線９及び前記１次接地配線13から前記複数個
の２次クロックドライバ27までの距離が第２の実施例以
上に縮まり、前記複数個の論理素子19の誤動作の原因で
あるクロック信号のスイッチング時のノイズの発生を第
２の実施例以上に抑えることが可能となる。すなわち、
クロック信号の立上り及び下降部分であるエッジに於い
て、すべての前記２次クロックドライバ27がスイッチン
グ動作を行なうために、前記２次電源配線15及び前記２
次接地配線17上に多量の電流が流れて、発生したノイズ
を第２の実施例以上に減少させることに効果がある。更
に、前記２次クロックドライバ27上に前記２次電源配線
15及び前記２次接地配線17が位置することから、素子面
積縮小の効果がある。
次に第４図に示される第４の実施例の構造を説明する。
この第４の実施例では、前記複数個のロウ１各々につい
て２つの前記２次クロックドライバ27が前記複数個のロ
ウ１の長手方向に関して、両端部に配置される。又、２
つの前記２次クロックドライバ27上には、各々第３の実
施例と同様に前記１次電源配線9,前記１次接地配線13,
前記クロック信号入力配線25及びクロック信号出力短絡
配線35が前記複数個のロウ１の長手方向に関して垂直に
直線状に配置される。更に前記複数個の論理素子19は２
つの前記１次電源配線9,前記１次接地配線13へそれぞ
れ、前記２次電源配線9,前記２次接地配線13を介して接
続される。
次にこの第４の実施例の効果を説明する。まず、１つの
ロウ１中の論理素子19の負荷が大きくても影響が小さく
なる効果がある。又この第４の実施例では、前記第３の
実施例効果の他に、前記複数個のロウ１の各々に含まれ
る、前記２次クロックドライバ27の数は前記複数個のロ
ウ１中のゲートの数や負荷の大きさ等によって、スキュ
ーを軽減するのに最適な数を設定することが可能である
ということがある。すなわち第４の実施例では、複数個
の前記ロウ１の各々に２つの前記２次クロックドライバ
27が設けられているが、この変形例として前記２次クロ
ックドライバ27の複数個の前記ロウ１の各々に含まれる
数は２つに限られることはなく、スキューを軽減するの
に適当な個数を選ぶことができる。
以上４つの実施例について説明したが、本発明はこれら
に限られるものではなく、例えば前記２次クロックドラ
イバ27はすべての前記複数個のロウ１に設定する必要は
なく、数ロウ間隔で、前記２次クロックドライバ27を配
置することが可能である。
上記のような２次クロックドライバ27は自動設計によっ
て配置可能であり、且つ手作業によっても少ない工程数
で配置可能である。
以上説明した４つの実施例では、いずれも前記２次クロ
ックドライバ27のクロック信号出力端を短絡したこと
で、前記複数個のロウ１相互間のクロック信号の時間的
な遅延であるスキューを減少させ、安定なLSI動作を保
証するクロック信号配線構造を提供している。本願発明
ではあらかじめクロックドライバを分割配置し、複数個
の論理素子が存在する複数個のロウ中の２次クロックド
ライバの出力端を短絡するクロック信号出力短絡配線を
設けて、スキューを減少させている。これは単なる出力
端の短絡とは異なる。すなわち、論理的に本来等価であ
るべきノードを短絡しており、各ノードの駆動特性の向
上がはかれる。
ここで例えば３つのロウがあり、第１のロウにフリップ
フロップが２つあり、第２のロウにフリップフロップ３
つあり、第３のロウにフリップフロップが１つある場合
を想定する。また、第１のロウに２次クロックドライバ
Ａがあり、第２のロウに２次クロックドライバＢがあ
り、第３のロウに２次クロックドライバＣがあり、これ
らの２次クロックドライバの駆動能力が等しいがその出
力端は短絡されていないとすると、負荷の小さい２次ク
ロックドライバＣのノードが最も早く駆動され、負荷の
大きい２次クロックドライバＢのノードが最も遅く駆動
される。すなわち、２次クロックドライバＡの負荷はC
AL＋２×CF、２次クロックドライバＢの負荷はCAL＋３
×CF、２次クロックドライバＣの負荷はCAL＋CF（ここ
で、各クロック信号出力配線の負荷をCALとし、フリッ
プフロップ１つあたりの負荷をCFとしている）となる。
これに対し、本願発明の構成を採用して、各２次クロッ
クドライバの出力を短絡すると各３つのクロックドライ
バの３倍の駆動能力を持つ単一のクロックドライバで負
荷（３×CAL＋６×CF）が駆動されることになり、すべ
てのノードで上記の２次クロックドライバＡに対応した
遅延時間で駆動が行われることとなる。また、この実施
例に記載された発明の構成を採用することで、２次クロ
ックドライバの負荷が均一化され、LSIの安定動作化に
効果がある。
［発明の効果］ 本発明は以上説明したように、クロック信号を用いるLS
Iに於いて、クロック信号によって発生するスキューを
小さくし、特に安定な動作を保証するクロック信号によ
り制御される集積回路を提供することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例である２次クロックドライ
バを有する複数個のロウのブロック図，第２図は本発明
の第２実施例である２次クロックドライバを有する複数
個のロウのブロック図，第３図は本発明の第３実施例で
ある２次クロックドライバを有する複数個のロウのブロ
ック図，第４図は本発明の第４実施例である２次クロッ
クドライバを有する複数個のロウのブロック図，第５図
（ａ）は複数個のロウを内部に有するロウ方式LSIのブ
ロック図，第５図（ｂ）は複数個のロウから構成される
マクロブロックを内部に有するマクロブロック方式LSI
のブロック図，第６図は従来の技術である２次クロック
ドライバを有する複数個のロウのブロック図である １……ロウ,9……１次電源配線， 13……１次接地配線,15……２次電源配線， 17……２次接地配線,19……論理素子， 23……１次クロックドライバ， 25……クロック信号入力配線， 27……２次クロックドライバ， 29……クロック信号出力配線， 35……クロック信号出力短絡配線

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】電源電位に接続される１次電源配線と、 基準電位に接続される１次接地配線と、 電源端及び接地端が前記１次電源配線及び１次接地配線
    に接続され、且つクロック信号入力端にクロック信号が
    入力される１次クロックドライバと、前記１次クロック
    ドライバに接続される１次クロック信号入力配線と、 前記１次電源配線に接続される第１の２次電源配線と、 前記１次接地配線に接続される第１の２次接地配線と、 クロック信号入力端が前記クロック信号入力配線を介し
    て前記１次クロックドライバに接続され、電源端が前記
    第１の２次電源配線に接続され、且つ接地端が前記第１
    の２次接地配線に接続される第１の２次クロックドライ
    バと、この第１の２次クロックドライバからのクロック
    信号によって同期が行なわれ、且つ前記第１の２次電源
    配線及び前記第１の２次接地配線に接続される第１の複
    数個の論理素子とを有する第１ロウと、 前記第１の２次クロックドライバに接続されて、前記第
    １の複数個の論理素子にクロック信号を供給する第１の
    クロック信号出力配線と、 前記１次電源配線に接続される第２の２次電源配線と、 前記１次接地配線に接続される第２の２次接地配線と、 クロック信号入力端が前記クロック信号入力配線を介し
    て前記１次クロックドライバに接続され、電源端が前記
    第２の２次電源配線に接続され、且つ接地端が前記第２
    の２次接地配線に接続される第２の２次クロックドライ
    バと、この第２の２次クロックドライバからのクロック
    信号によって同期が行なわれ、且つ前記第２の２次電源
    配線及び前記第２の２次接地配線に接続される第２の複
    数個の論理素子とを有し、前記第１ロウの長手方向に関
    して前記第１ロウと平行に配置される第２ロウと、 前記第２の２次クロックドライバに接続されて、前記第
    ２の複数個の論理素子にクロック信号を供給する第２の
    クロック信号出力配線と 前記第１の２次クロックドライバ及び前記第２の２次ク
    ロックドライバのクロック信号出力端に接続されるクロ
    ック信号出力短絡配線と、 を備えることを特徴とするクロック信号により制御され
    る集積回路。
  2. 【請求項２】前記第１の２次クロックドライバ及び前記
    第２の２次クロックドライバがそれぞれ前記第１及び第
    ２ロウの長手方向に関して前記１次電源配線及び前記１
    次接地配線に近い端部にあることを特徴とする請求項１
    記載のクロック信号により制御される集積回路。
  3. 【請求項３】前記１次電源配線及び前記１次接地配線が
    前記第１ロウ及び第２ロウの長手方向に関して垂直に配
    置され、且つ前記第１の２次クロックドライバ及び第２
    の２次クロックドライバの上方に配置されることを特徴
    とする請求項２記載のクロック信号により制御される集
    積回路。
  4. 【請求項４】電源電位に接続される第１の１次電源配線
    と、 基準電位に接続される第１の１次接地配線と、 電源端及び接地端が前記第１の１次電源配線及び前記第
    １の１次接地配線に接続され、且つクロック信号入力端
    にクロック信号が入力される１次クロックドライバと、 前記１次クロックドライバに接続される第１のクロック
    信号入力配線と、 前記第１の１次電源配線に接続される第１の２次電源配
    線と、 前記第１の１次接地配線に接続される第１の２次接地配
    線と、 電源電位に接続される第２の１次電源配線と、 基準電位に接続される第２の１次接地配線と、 前記１次クロックドライバに接続される第２のクロック
    信号入力配線と、 前記第２の１次電源配線に接続される第２の２次電源配
    線と、 前記第２の１次接地配線に接続される第２の２次接地配
    線と、 クロック信号入力端が前記第１のクロック信号入力配線
    を介して前記１次クロックドライバのクロック信号出力
    端に接続され、電源端が前記第１の２次電源配線に接続
    され、且つ接地端が前記第１の２次接地配線に接続され
    る第１の２次クロックドライバと、この第１の２次クロ
    ックドライバからのクロック信号によって同期が行なわ
    れ、且つ前記第１の２次電源配線及び前記第１の２次接
    地配線に接続される第１の複数個の論理素子と、クロッ
    ク信号入力端が前記第２のクロック信号入力配線を介し
    て前記１次クロックドライバのクロック信号出力端に接
    続され、電源端が前記第２の２次電源配線に接続され、
    且つ接地端が前記第２の２次接地配線に接続される第２
    の２次クロックドライバと、この第２の２次クロックド
    ライバからのクロック信号によって同期が行なわれ、且
    つ前記第２の２次電源配線及び前記第２の２次接地配線
    に接続される第２の複数個の論理素子とを有する第１ロ
    ウと、 前記第１の１次電源配線に接続される第３の２次電源配
    線と、 前記第２の１次接地配線に接続される第３の２次接地配
    線と、 前記第２の１次電源配線に接続される第４の２次電源配
    線と、 前記第２の１次接地配線に接続される第４の２次接地配
    線と、 クロック信号入力端が前記第１のクロック信号入力配線
    を介して、前記１次クロックドライバのクロック信号出
    力端に接続され、電源端が前記第３の２次電源配線に接
    続され、且つ接地端が前記第３の２次接地配線に接続さ
    れる第３の２次クロックドライバと、この第３の２次ク
    ロックドライバからのクロック信号によって同期が行な
    われ、且つ前記第３の２次電源配線及び前記第３の２次
    接地配線に接続される第３の複数個の論理素子と、クロ
    ック信号入力端が前記第２のクロック信号入力配線を介
    して前記１次クロックドライバのクロック信号出力端に
    接続され、電源端が前記第４の２次電源配線に接続さ
    れ、且つ接地端が前記第４の２次接地配線に接続される
    第４の２次クロックドライバと、この第４の２次クロッ
    クドライバからのクロック信号によって同期が行なわ
    れ、且つ前記第４の２次電源配線及び前記第４の２次接
    地配線に接続される第４の複数個の論理素子とを有する
    第２ロウと、 前記第１の２次クロックドライバ及び前記第３の２次ク
    ロックドライバのクロック信号出力端に接続される第１
    のクロック信号出力短絡配線と、 前記第２の２次クロックドライバ及び前記第４の２次ク
    ロックドライバのクロック信号出力端に接続される第２
    のクロック信号出力短絡配線と、 前記第１のクロック信号出力短絡配線に接続され、且つ
    前記第１の２次クロックドライバに接続されて、前記第
    １の複数個の論理素子にクロック信号を供給する第１の
    クロック信号出力配線と、 前記第２のクロック信号出力短絡配線に接続され、且つ
    前記第２の２次クロックドライバに接続されて、前記第
    ２の複数個の論理素子にクロック信号を供給する第２の
    クロック信号出力配線と、 前記第１のクロック信号出力短絡配線に接続され、且つ
    前記第３の２次クロックドライバに接続されて、前記第
    ３の複数個の論理素子にクロック信号を供給する第３の
    クロック信号出力配線と、 前記第２のクロック信号出力短絡配線に接続され、且つ
    前記第４の２次クロックドライバに接続されて、前記第
    ４の複数個の論理素子にクロック信号を供給する第４の
    クロック信号出力配線と を備え、前記第１の１次電源配線及び第２の１次電源配
    線、前記第１の１次接地配線及び第２の１次接地配線、
    並びに前記第１のクロック信号入力配線及び第２のクロ
    ック信号配線が前記第１ロウ及び第２ロウの長手方向に
    関して垂直に配置され、前記第１の２次クロックドライ
    バ及び第３の２次クロックドライバが前記第１の１次電
    源配線及び第１の１次接地配線に近い前記第１ロウ及び
    第２ロウの端部にそれぞれ配置され、前記第２の２次ク
    ロックドライバ及び第４の２次クロックドライバが前記
    第２の１次電源配線及び第２の１次接地配線に近い前記
    第１ロウ及び第２ロウの端部にそれぞれ配置されること
    を特徴とするクロック信号により制御される集積回路。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5133064A (en) * 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
JPH0824143B2 (ja) * 1989-02-08 1996-03-06 株式会社東芝 集積回路の配置配線方式
US5497109A (en) * 1989-11-14 1996-03-05 Mitsubishi Denki Kabushiki Kaisha Integrated circuit with reduced clock skew
US5376842A (en) * 1991-12-20 1994-12-27 Mitsubishi Denki Kabushiki Kaisha Integrated circuit with reduced clock skew and divided power supply lines
JPH03110859U (ja) * 1990-02-27 1991-11-13
KR930008310B1 (ko) * 1991-02-05 1993-08-27 삼성전자 주식회사 반도체 메모리장치의 워드라인드라이버단 배치방법
US5278466A (en) * 1991-09-27 1994-01-11 Mitsubishi Denki Kabushiki Kaisha Integrated circuit with reduced clock skew
KR940008722B1 (ko) * 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
JP2930174B2 (ja) * 1993-09-01 1999-08-03 日本電気株式会社 半導体集積回路装置
US5416431A (en) * 1994-03-21 1995-05-16 At&T Corp. Integrated circuit clock driver having improved layout
US6057724A (en) * 1998-07-13 2000-05-02 International Business Machines Corp. Method and apparatus for synchronized clock distribution
US6388332B1 (en) * 1999-08-10 2002-05-14 Philips Electronics North America Corporation Integrated circuit power and ground routing
JP2002043550A (ja) * 2000-07-26 2002-02-08 Mitsubishi Electric Corp 半導体集積装置および半導体集積装置に用いられるクロックドライバ回路の設定配置方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4577276A (en) * 1983-09-12 1986-03-18 At&T Bell Laboratories Placement of components on circuit substrates
JPS6341048A (ja) * 1986-08-06 1988-02-22 Mitsubishi Electric Corp 標準セル方式大規模集積回路
US4857765A (en) * 1987-11-17 1989-08-15 International Business Machines Corporation Noise control in an integrated circuit chip

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