JPH077443B2 - ヒストグラムプロセツサ - Google Patents
ヒストグラムプロセツサInfo
- Publication number
- JPH077443B2 JPH077443B2 JP61080107A JP8010786A JPH077443B2 JP H077443 B2 JPH077443 B2 JP H077443B2 JP 61080107 A JP61080107 A JP 61080107A JP 8010786 A JP8010786 A JP 8010786A JP H077443 B2 JPH077443 B2 JP H077443B2
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- Japan
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- histogram
- data
- address
- processor
- memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像の濃度頻度分布や投影分布等を演算する
ヒストグラムプロセツサに係り、特に演算機能や処理対
象画面サイズの変更に柔軟に適応することのできる構成
制御可能なヒストグラムプロセツサに関する。
ヒストグラムプロセツサに係り、特に演算機能や処理対
象画面サイズの変更に柔軟に適応することのできる構成
制御可能なヒストグラムプロセツサに関する。
ヒストグラムプロセツサは、濃度頻度分布や投影分布等
の演算を実行するもので、その処理機能，処理対象画面
サイズにより、結果を累積するヒストグラムメモリのビ
ツト幅及びテーブルサイズが第１表，第２表に示した例
のように異なつてくる。
の演算を実行するもので、その処理機能，処理対象画面
サイズにより、結果を累積するヒストグラムメモリのビ
ツト幅及びテーブルサイズが第１表，第２表に示した例
のように異なつてくる。
このようにして、ヒストグラムメモリのデータ構造が処
理対象や機能によつて変わるのであるが、従来のヒスト
グラムプロセツサでは、上位のシステムプロセツサから
見たヒストグラムメモリの構造が固定されていた。
理対象や機能によつて変わるのであるが、従来のヒスト
グラムプロセツサでは、上位のシステムプロセツサから
見たヒストグラムメモリの構造が固定されていた。
ヒストグラムメモリの構造が例えば16ビツト×256ワー
ドに固定されていると、このメモリのデータ処理は16ビ
ツトマイクロコンピユータで処理しやすいが、これでは
８ビツト画像の濃度頻度分布を求めるには対象画像が第
１表のように256×256画素に制約されてしまう。
ドに固定されていると、このメモリのデータ処理は16ビ
ツトマイクロコンピユータで処理しやすいが、これでは
８ビツト画像の濃度頻度分布を求めるには対象画像が第
１表のように256×256画素に制約されてしまう。
また、このような制約をなくすため、例えば24ビツト幅
のヒストグラムメモリを用いると、システムプロセツサ
が16ビツトマイクロコンピユータの場合、１つの24ビツ
トデータを２回の動作でアクセスして解析する必要があ
る。しかし、ウインドウをかけ処理対象画面サイズを25
6×256画素にした場合にも２回の動作でアクセスするこ
とになり、極めて効率の悪いアクセスとなる。このよう
に、従来の固定的なヒストグラムメモリの構成では機能
や画面サイズを制約するか、解析性能を制約せねばなら
ないという問題点があつた。
のヒストグラムメモリを用いると、システムプロセツサ
が16ビツトマイクロコンピユータの場合、１つの24ビツ
トデータを２回の動作でアクセスして解析する必要があ
る。しかし、ウインドウをかけ処理対象画面サイズを25
6×256画素にした場合にも２回の動作でアクセスするこ
とになり、極めて効率の悪いアクセスとなる。このよう
に、従来の固定的なヒストグラムメモリの構成では機能
や画面サイズを制約するか、解析性能を制約せねばなら
ないという問題点があつた。
本発明の目的は、ヒストグラムメモリの構成を、その処
理機能や画面サイズに応じて最適な構成とすることがで
きるヒストグラムプロセツサを提供するにある。
理機能や画面サイズに応じて最適な構成とすることがで
きるヒストグラムプロセツサを提供するにある。
上記の目的は、システムプロセツサからのヒストグラム
メモリのアクセス方法を制御するレジスタと、このレジ
スタに設定された内容に応じてシステムプロセツサ側の
アドレス及びデータとヒストグラムメモリ側のアドレス
及びデータとを対応づける変換回路とを設けることによ
り達成される。
メモリのアクセス方法を制御するレジスタと、このレジ
スタに設定された内容に応じてシステムプロセツサ側の
アドレス及びデータとヒストグラムメモリ側のアドレス
及びデータとを対応づける変換回路とを設けることによ
り達成される。
例えばシステムプロセツサが16ビツトでヒストグラムメ
モリの最大ビツト幅が24ビツトの場合、上記手段により
ヒストグラムメモリを24ビツト構成とすると、このメモ
リの１ワードはシステムプロセツサの２ワードと対応づ
けてアクセスすることになり、また同じ条件でヒストグ
ラムメモリを16ビツト幅構成とすると、ヒストグラムメ
モリの１ワードはシステムプロセツサの１ワードと対応
づけてアクセスすることになる。このようにシステムプ
ロセツサから常に最適な構成にしてヒストグラムメモリ
をアクセスできる。
モリの最大ビツト幅が24ビツトの場合、上記手段により
ヒストグラムメモリを24ビツト構成とすると、このメモ
リの１ワードはシステムプロセツサの２ワードと対応づ
けてアクセスすることになり、また同じ条件でヒストグ
ラムメモリを16ビツト幅構成とすると、ヒストグラムメ
モリの１ワードはシステムプロセツサの１ワードと対応
づけてアクセスすることになる。このようにシステムプ
ロセツサから常に最適な構成にしてヒストグラムメモリ
をアクセスできる。
以下本発明を実施例によつて説明する。第１図は本発明
のヒストグラムプロセツサ１を用いた画像処理装置の全
体システム構成図である。システム全体は、汎用の16ビ
ツト・マイクロコンピユータからなるシステムプロセツ
サ３により制御される。制御指令やデータは、システム
バス４を介して入出力される。またTVカメラ等から入力
される画像を格納したり、またその画像の平滑化やエツ
ジ強調等の処理を行う画像メモリ及び画像プロセツサ２
が設置されており、これらからヒストグラムプロセツサ
１に画像データF,画面座標アドレスX,Yが出力される。
ヒストグラムプロセツサ１では、これらのF,X,Y情報を
用いて濃度頻度分布や投影分布の抽出演算を行う。なお
この画像メモリ，画像プロセツサ２やシステムプロセツ
サ３は本発明と直接関連がなく、また公知のものである
ため、それらの詳細な説明は省略する。
のヒストグラムプロセツサ１を用いた画像処理装置の全
体システム構成図である。システム全体は、汎用の16ビ
ツト・マイクロコンピユータからなるシステムプロセツ
サ３により制御される。制御指令やデータは、システム
バス４を介して入出力される。またTVカメラ等から入力
される画像を格納したり、またその画像の平滑化やエツ
ジ強調等の処理を行う画像メモリ及び画像プロセツサ２
が設置されており、これらからヒストグラムプロセツサ
１に画像データF,画面座標アドレスX,Yが出力される。
ヒストグラムプロセツサ１では、これらのF,X,Y情報を
用いて濃度頻度分布や投影分布の抽出演算を行う。なお
この画像メモリ，画像プロセツサ２やシステムプロセツ
サ３は本発明と直接関連がなく、また公知のものである
ため、それらの詳細な説明は省略する。
本発明のヒストグラムプロセツサ１は、本実施例ではシ
ステムプロセツサ３とのインタフエース回路11、ヒスト
グラムメモリ12,13（各々が12ビツト×4Kワード）、及
び演算ユニツト14,15から構成される。演算ユニツト14,
15及びヒストグラムメモリ12,13の２組のモジユールは
夫々独立に動作し、例えばＸ軸投影分布とＹ軸投影分布
との同時並列抽出処理をすることができる。また、合体
した１組の24ビツトモジユールとして用い、12ビツト以
上のビツト幅の必要な濃度頻度分布等の抽出処理を行う
こともできる。これらの機能は、演算ユニツト14,15を
プログラミングすることにより実行される。これは後述
するように、F,X,Yのいずれか１つとヒストグラムメモ
リ12,13から読み出しデータＲとの演算結果Ｗを、F,X,Y
のいずれか１つをヒストグラムメモリ12,13のアドレス
Ａとすることにより、書き込むことである。
ステムプロセツサ３とのインタフエース回路11、ヒスト
グラムメモリ12,13（各々が12ビツト×4Kワード）、及
び演算ユニツト14,15から構成される。演算ユニツト14,
15及びヒストグラムメモリ12,13の２組のモジユールは
夫々独立に動作し、例えばＸ軸投影分布とＹ軸投影分布
との同時並列抽出処理をすることができる。また、合体
した１組の24ビツトモジユールとして用い、12ビツト以
上のビツト幅の必要な濃度頻度分布等の抽出処理を行う
こともできる。これらの機能は、演算ユニツト14,15を
プログラミングすることにより実行される。これは後述
するように、F,X,Yのいずれか１つとヒストグラムメモ
リ12,13から読み出しデータＲとの演算結果Ｗを、F,X,Y
のいずれか１つをヒストグラムメモリ12,13のアドレス
Ａとすることにより、書き込むことである。
またヒストグラムメモリ12,13のデータは、システムプ
ロセツサ３からインタフエース回路11を介してアクセス
することができる。即ち、システムプロセツサ３からの
アドレスが、本発明の特徴とする構成制御レジスタ110
の設定内容によりアドレスAPに変換され、ヒストグラム
メモリ12,13のこのアドレスに対してデータRP又はWPが
読み出され又は書き込まれる。そしてこのデータRP,WP
も構成制御レジスタ110の設定内容に従つて変換され、
システムプロセツサ３との間で転送される。
ロセツサ３からインタフエース回路11を介してアクセス
することができる。即ち、システムプロセツサ３からの
アドレスが、本発明の特徴とする構成制御レジスタ110
の設定内容によりアドレスAPに変換され、ヒストグラム
メモリ12,13のこのアドレスに対してデータRP又はWPが
読み出され又は書き込まれる。そしてこのデータRP,WP
も構成制御レジスタ110の設定内容に従つて変換され、
システムプロセツサ３との間で転送される。
第２図は演算ユニツト14,15の構成を示すもので、各ユ
ニツトは同じ構成で演算ユニツト14のみが詳しく図示さ
れている。その構成は、画像データF,画面座標アドレス
X,Yの１つをヒストグラムメモリ12,13へのアドレスＡと
して選択し出力するセレクタ140,F,X,Yの１つを選択し
て演算回路142への演算データとして出力するセレクタ1
41、および演算回路142から成る。演算回路142へのもう
一つの演算データは、ヒストグラムメモリからの読み出
しデータＲであり、演算結果は同メモリへの書き込みデ
ータＷとなる。演算回路142から同回路152へはキヤリー
信号のパスCARが設けられており、２つの演算回路の結
合が可能な構成となつている。セレクタ140の選択指令A
SEL、セレクタ141の選択指令DSELおよび演算回路142の
フアンクシヨン指令FUNは、インタフエース回路11内の
構成制御レジスタ110からの指令信号であり、これらは
システムプロセツサ３からの設定により定められ、その
内容により後述のように各種の処理が効率よく行える。
ニツトは同じ構成で演算ユニツト14のみが詳しく図示さ
れている。その構成は、画像データF,画面座標アドレス
X,Yの１つをヒストグラムメモリ12,13へのアドレスＡと
して選択し出力するセレクタ140,F,X,Yの１つを選択し
て演算回路142への演算データとして出力するセレクタ1
41、および演算回路142から成る。演算回路142へのもう
一つの演算データは、ヒストグラムメモリからの読み出
しデータＲであり、演算結果は同メモリへの書き込みデ
ータＷとなる。演算回路142から同回路152へはキヤリー
信号のパスCARが設けられており、２つの演算回路の結
合が可能な構成となつている。セレクタ140の選択指令A
SEL、セレクタ141の選択指令DSELおよび演算回路142の
フアンクシヨン指令FUNは、インタフエース回路11内の
構成制御レジスタ110からの指令信号であり、これらは
システムプロセツサ３からの設定により定められ、その
内容により後述のように各種の処理が効率よく行える。
第３図はヒストグラムメモリ12の内部構成を示すもので
（13も同じ）、12ビツト×4KワードのRAM120を中心に、
演算ユニツトからのアドレスA,書き込みデータＷと、イ
ンタフエース回路11からのアドレスAP,書き込みデータW
Pとの切換え用セレクタ121,122、更にテーブルサイズリ
ミツタ123から成つている。ヒストグラムプロセツサの
起動時にはEXEC信号により演算ユニツト側が選択され、
演算が実行される。それ以外の場合には、システムプロ
セツサ３がインタフエース回路11を経由して、ヒストグ
ラムメモリ12,13へアクセスできるように制御される。R
AM120からの読み出しデータＲは、演算ユニツト，イン
タフエース回路の双方へ共通に与えられる。
（13も同じ）、12ビツト×4KワードのRAM120を中心に、
演算ユニツトからのアドレスA,書き込みデータＷと、イ
ンタフエース回路11からのアドレスAP,書き込みデータW
Pとの切換え用セレクタ121,122、更にテーブルサイズリ
ミツタ123から成つている。ヒストグラムプロセツサの
起動時にはEXEC信号により演算ユニツト側が選択され、
演算が実行される。それ以外の場合には、システムプロ
セツサ３がインタフエース回路11を経由して、ヒストグ
ラムメモリ12,13へアクセスできるように制御される。R
AM120からの読み出しデータＲは、演算ユニツト，イン
タフエース回路の双方へ共通に与えられる。
さて、セレクタ121により選択されたアドレスＡまたはA
Pは、テーブルサイズリミタ123を介してRAM120のアドレ
スに変換される。テーブルサイズリミタ123には、テー
ブルサイズTSおよびテーブル番号TNOが与えられてい
る。これらの信号により、4KワードのRAM120は、第４図
（１）〜（３）に例示するように、いくつかのテーブル
に分割され、そのテーブル１つに含まれるワード数がテ
ーブルサイズTSで、何番目のテーブルかがテーブル番号
TNOで与えられる。例えば８ビツトの画像データの濃度
頻度分布の場合は、第４図（１）のようにテーブルサイ
ズTS＝256（ワード）とし、９ビツトの画像データの濃
度頻度分布の場合は、第４図（２）のようにテーブルサ
イズTS＝512（ワード）とすればよい。また256×256画
素の画面を処理対象とする投影分布の場合はTS＝256、
同じく4096×4096画素の場合は第４図（３）のようにTS
＝4096（この時は分割なし）とすればよい。
Pは、テーブルサイズリミタ123を介してRAM120のアドレ
スに変換される。テーブルサイズリミタ123には、テー
ブルサイズTSおよびテーブル番号TNOが与えられてい
る。これらの信号により、4KワードのRAM120は、第４図
（１）〜（３）に例示するように、いくつかのテーブル
に分割され、そのテーブル１つに含まれるワード数がテ
ーブルサイズTSで、何番目のテーブルかがテーブル番号
TNOで与えられる。例えば８ビツトの画像データの濃度
頻度分布の場合は、第４図（１）のようにテーブルサイ
ズTS＝256（ワード）とし、９ビツトの画像データの濃
度頻度分布の場合は、第４図（２）のようにテーブルサ
イズTS＝512（ワード）とすればよい。また256×256画
素の画面を処理対象とする投影分布の場合はTS＝256、
同じく4096×4096画素の場合は第４図（３）のようにTS
＝4096（この時は分割なし）とすればよい。
このようにRAMを分割した時、どのテーブルへアクセス
するかはテーブル番号TNO＝＃0,＃1,…，＃i,…で与え
られ、これから当該テーブルの先頭アドレスが決る。従
つてアドレスとしては（１）の場合は256ワード中の１
つを指定する８ビツトアドレス、（２）の場合は512ワ
ード中の１つを指定する９ビツトアドレス…となり、シ
ステムプロセツサ３からのアクセス時に、アドレス計算
が簡単になるという利点がある。また、処理対象画像が
画面が限定される場合、ヒストグラムメモリの4Kワード
分のアドレス空間をすべてシステムプロセツサ３へマツ
ピングする必要がなくなる。これは例えばヒストグラム
プロセツサをLSI化した時、どのような画像処理装置に
組込まれるかわからないが、その用途に応じた最適な構
成として使用できることを意味する。
するかはテーブル番号TNO＝＃0,＃1,…，＃i,…で与え
られ、これから当該テーブルの先頭アドレスが決る。従
つてアドレスとしては（１）の場合は256ワード中の１
つを指定する８ビツトアドレス、（２）の場合は512ワ
ード中の１つを指定する９ビツトアドレス…となり、シ
ステムプロセツサ３からのアクセス時に、アドレス計算
が簡単になるという利点がある。また、処理対象画像が
画面が限定される場合、ヒストグラムメモリの4Kワード
分のアドレス空間をすべてシステムプロセツサ３へマツ
ピングする必要がなくなる。これは例えばヒストグラム
プロセツサをLSI化した時、どのような画像処理装置に
組込まれるかわからないが、その用途に応じた最適な構
成として使用できることを意味する。
第５図は、システムプロセツサ３とヒストグラムプロセ
ツサ１との入出力を制御するインタフエース回路11の構
成例を示すものである。インタフエース回路11には、シ
ステムプロセツサ３から設定可能な構成制御レジスタ11
0が設けられており、これにシステムプロセツサ３より
プログラミングすることにより、前述した演算ユニツ
ト、ヒストグラムメモリ、及びインタフエース回路自体
の動作を規定できる。即ち第５図のレジスタ110内の最
初の２行に示したASEL,DSEL,FUNは第２図の演算ユニツ
ト14,15内のセレクタや演算回路の制御回路であり、３
行目に示したEXEC,TS,TNOは第３図のヒストグラムメモ
リの制御信号である。
ツサ１との入出力を制御するインタフエース回路11の構
成例を示すものである。インタフエース回路11には、シ
ステムプロセツサ３から設定可能な構成制御レジスタ11
0が設けられており、これにシステムプロセツサ３より
プログラミングすることにより、前述した演算ユニツ
ト、ヒストグラムメモリ、及びインタフエース回路自体
の動作を規定できる。即ち第５図のレジスタ110内の最
初の２行に示したASEL,DSEL,FUNは第２図の演算ユニツ
ト14,15内のセレクタや演算回路の制御回路であり、３
行目に示したEXEC,TS,TNOは第３図のヒストグラムメモ
リの制御信号である。
更にレジスタ110内の信号AMODは、システムプロセツサ
３からヒストグラムメモリをアクセスした時の１ワード
のビツト幅やアドレツシング方法を規定する制御指令で
ある。この指令によりシステムバス４のアドレス41及び
42が、それぞれアドレス変換回路31,データ変換回路32
により変換され、ヒストグラムメモリ12,13へのアドレ
スAP,読み出し／書き込みデータRP/WPとなる。例えばAM
ODを２ビツトとした時のモード例は次のようである。
３からヒストグラムメモリをアクセスした時の１ワード
のビツト幅やアドレツシング方法を規定する制御指令で
ある。この指令によりシステムバス４のアドレス41及び
42が、それぞれアドレス変換回路31,データ変換回路32
により変換され、ヒストグラムメモリ12,13へのアドレ
スAP,読み出し／書き込みデータRP/WPとなる。例えばAM
ODを２ビツトとした時のモード例は次のようである。
（イ）12ビツト単独アドレス（AMOD＝00） 例えばＸ軸,Y軸投影分布のように、各ヒストグラムメモ
リ12,13の各々にX,Y軸の各投影像が格納されている場合
に有効なアクセスモードである。第６図（イ）のように
アドレス０〜4095がヒストグラムメモリ12に、アドレス
4096〜8191がヒストグラムメモリ13に割り付けられ、こ
のアドレス指定によりどちらのメモリ12,13も独立にア
クセスできる。
リ12,13の各々にX,Y軸の各投影像が格納されている場合
に有効なアクセスモードである。第６図（イ）のように
アドレス０〜4095がヒストグラムメモリ12に、アドレス
4096〜8191がヒストグラムメモリ13に割り付けられ、こ
のアドレス指定によりどちらのメモリ12,13も独立にア
クセスできる。
（ロ）12ビツト交互アドレス（AMOD＝01） X,Y座標抽出のように、ヒストグラムメモリ12,13の同一
アドレスにペアのデータが入つている場合に有効なアク
セスモードである。第６図（ロ）のようにヒストグラム
メモリ12のアドレス0,1,…（そのエントリがX0,X1,…）
がアクセスアドレスの0,2,…に、ヒストグラムメモリ13
のアドレス0,1,…（そのエントリがY0,Y1,…）がアクセ
スアドレスの1,3,…に割り付けられ、連続したアドレス
（2j,2j＋１）をアクセスするとペアのデータ（Ｘｊ,Y
ｊ）が読み出し／書き込みできる。
アドレスにペアのデータが入つている場合に有効なアク
セスモードである。第６図（ロ）のようにヒストグラム
メモリ12のアドレス0,1,…（そのエントリがX0,X1,…）
がアクセスアドレスの0,2,…に、ヒストグラムメモリ13
のアドレス0,1,…（そのエントリがY0,Y1,…）がアクセ
スアドレスの1,3,…に割り付けられ、連続したアドレス
（2j,2j＋１）をアクセスするとペアのデータ（Ｘｊ,Y
ｊ）が読み出し／書き込みできる。
（ハ）16ビツトアクセス（AMOD＝10） 濃度頻度分布のように、ヒストグラムメモリ12,13を連
結させた場合に有効なアクセスモードで、16ビツトアク
セスの場合、アドレスの割り付けは第６図（ロ）と同じ
である。但しシステムプロセツサ３の16ビツトデータ
は、その下位12ビツトがヒストグラムメモリ12のＸ
ｊに、上位４ビツトがヒストグラムメモリ13のＹｊに格
納される。Ｙｊの上位８ビツトは余るが、これをオーバ
ーフロー対策に利用すると、512×512画素の画面の濃度
頻度分布のように、データが16ビツトの範囲をオーバー
フローする可能性がある場合にも使うことができる。
結させた場合に有効なアクセスモードで、16ビツトアク
セスの場合、アドレスの割り付けは第６図（ロ）と同じ
である。但しシステムプロセツサ３の16ビツトデータ
は、その下位12ビツトがヒストグラムメモリ12のＸ
ｊに、上位４ビツトがヒストグラムメモリ13のＹｊに格
納される。Ｙｊの上位８ビツトは余るが、これをオーバ
ーフロー対策に利用すると、512×512画素の画面の濃度
頻度分布のように、データが16ビツトの範囲をオーバー
フローする可能性がある場合にも使うことができる。
以上の実施例から明らかなように、本発明によれば、ヒ
ストグラムメモリを処理内容や画面サイズに応じて最適
な構成とすることができるため、このメモリへのアクセ
スが単純化され、解析処理の速度を向上できるという効
果がある。
ストグラムメモリを処理内容や画面サイズに応じて最適
な構成とすることができるため、このメモリへのアクセ
スが単純化され、解析処理の速度を向上できるという効
果がある。
第１図は本発明の一実施例を示すシステムの全体構成
図、第２図は演算ユニツトの回路構成図、第３図はヒス
トグラムメモリの回路構成図、第４図はヒストグラムメ
モリのテーブル構成の説明図、第５図はインタフエース
回路の構成図、第６図は各種処理に於けるメモリ構成例
を示す図である。 １……ヒストグラムプロセツサ、２……画像メモリ及び
画像プロセツサ、３……システムプロセツサ、11……イ
ンタフエース回路、12,13……ヒストグラムメモリ、14,
15……演算ユニツト。
図、第２図は演算ユニツトの回路構成図、第３図はヒス
トグラムメモリの回路構成図、第４図はヒストグラムメ
モリのテーブル構成の説明図、第５図はインタフエース
回路の構成図、第６図は各種処理に於けるメモリ構成例
を示す図である。 １……ヒストグラムプロセツサ、２……画像メモリ及び
画像プロセツサ、３……システムプロセツサ、11……イ
ンタフエース回路、12,13……ヒストグラムメモリ、14,
15……演算ユニツト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅田 和佳 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (56)参考文献 特開 昭60−157672（ＪＰ，Ａ) 特開 昭58−129473（ＪＰ，Ａ) 特開 昭59−45553（ＪＰ，Ａ)
Claims (1)
- 【請求項１】画像メモリ上のデータを処理し濃度頻度分
布及び投影分布の少なくとも一方を算出する演算ユニッ
トと、該演算ユニットによる演算結果を格納するヒスト
グラムメモリと、上位プロセッサとのインタフェース回
路とから成り、該インタフェース回路に構成制御用のレ
ジスタと、該レジスタに上位プロセッサから制御指令が
セットされることによって上位プロセッサ側のアドレス
及びデータとヒストグラムメモリ側のアドレス及びデー
タとを対応づけるように変換を行なうアドレス及びデー
タの変換回路とを設け、該各変換回路の変換制御により
ヒストグラムメモリの構成が変えられるようにしたヒス
トグラムプロセッサに於て、上記ヒストグラムメモリに
並列に動作する２つのメモリを設け、上記インタフェー
ス回路のアドレス変換回路に上記２つのメモリを１ワー
ド毎に交互または全ワード数毎に交互にアクセスするよ
うに変換を行なうアドレス変換回路を設け、且つ上記イ
ンタフェース回路のデータ変換回路に上記２つのメモリ
から指定のワード長だけのデータを融合させて上位プロ
セッサのデータに変換を行なうデータ変換回路を設けた
ことを特徴とするヒストグラムプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080107A JPH077443B2 (ja) | 1986-04-09 | 1986-04-09 | ヒストグラムプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080107A JPH077443B2 (ja) | 1986-04-09 | 1986-04-09 | ヒストグラムプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62237582A JPS62237582A (ja) | 1987-10-17 |
| JPH077443B2 true JPH077443B2 (ja) | 1995-01-30 |
Family
ID=13708958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61080107A Expired - Fee Related JPH077443B2 (ja) | 1986-04-09 | 1986-04-09 | ヒストグラムプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077443B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129473A (ja) * | 1982-01-28 | 1983-08-02 | 富士通株式会社 | メモリ制御方式 |
| JPS5945553A (ja) * | 1982-09-09 | 1984-03-14 | Toshiba Corp | メモリアドレス方式 |
| JPS60157672A (ja) * | 1984-01-27 | 1985-08-17 | Hitachi Ltd | 画像処理回路 |
-
1986
- 1986-04-09 JP JP61080107A patent/JPH077443B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62237582A (ja) | 1987-10-17 |
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