JPH077694A - 衛星放送信号の音声制御信号検出回路 - Google Patents
衛星放送信号の音声制御信号検出回路Info
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- JPH077694A JPH077694A JP3205797A JP20579791A JPH077694A JP H077694 A JPH077694 A JP H077694A JP 3205797 A JP3205797 A JP 3205797A JP 20579791 A JP20579791 A JP 20579791A JP H077694 A JPH077694 A JP H077694A
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Abstract
(57)【要約】
【構成】 衛星放送受信器の音声制御信号検出回路にお
いて、ＰＣＭ音声信号ＶＳを一定周期間入力しながら所
定回数シフトして制御ビットを検出する検出手段、上記
制御ビットの一番目−五番目及び十六番目のビットに対
して各ビット別に一定周期に対する相当ビットの状態を
検査して所定回数以上一定状態を満足する時相当の上記
各ビットが示すＡ／Ｂモード信号と第１及び第２ＴＶ音
声信号と第１及び第２独立音声信号を出力する多数決判
定手段とからなる。 【効果】 受信した音声制御信号を検出し多数フレーム
に対して相当ビットの状態が所定回数以上一定状態であ
るかを判定してエラー発生可否をチェックすることによ
り正確なデコーディングすることができる。
いて、ＰＣＭ音声信号ＶＳを一定周期間入力しながら所
定回数シフトして制御ビットを検出する検出手段、上記
制御ビットの一番目−五番目及び十六番目のビットに対
して各ビット別に一定周期に対する相当ビットの状態を
検査して所定回数以上一定状態を満足する時相当の上記
各ビットが示すＡ／Ｂモード信号と第１及び第２ＴＶ音
声信号と第１及び第２独立音声信号を出力する多数決判
定手段とからなる。 【効果】 受信した音声制御信号を検出し多数フレーム
に対して相当ビットの状態が所定回数以上一定状態であ
るかを判定してエラー発生可否をチェックすることによ
り正確なデコーディングすることができる。
Description
【０００１】
【産業上の利用分野】本発明は衛星放送受信器において
パルスコード変調（以下ＰＣＭという）デコーダに係わ
り、特に音声制御信号を検出しその検出信号の多数フレ
ームに対して多数決判定により正確なモードの判読をす
ることのできる衛星放送信号の音声制御信号検出回路に
関する。
パルスコード変調（以下ＰＣＭという）デコーダに係わ
り、特に音声制御信号を検出しその検出信号の多数フレ
ームに対して多数決判定により正確なモードの判読をす
ることのできる衛星放送信号の音声制御信号検出回路に
関する。
【０００２】
【従来の技術】一般に衛星で受信されたＰＣＭ音声信号
は図１の（ａ）に示されたごとくその単位がフレームで
あり、周期は１ｍｓｅｃである。上記ＰＣＭ音声信号の
１フレームは２０４８ビットであるが、初めの１６ビッ
トは同期信号として“１３５Ｅ”Ｈｅｘであり、その次
に１６ビットが音声データのデコーディングにおいて、
その制御信号で利用される制御ビットであり、残りの２
０１６ビットはレンジビット、多数の音声ビット、独立
データ、エラー訂正符号等で構成される。上記制御ビッ
トの一番目のビットは０あるいは１の状態によりＡ又は
Ｂモードを示す。Ａモードの場合は３２ＫＨｚの標本化
周波数ｆｓを持つ４チャンネルデータのデコーディング
と１０→１４ビット伸長動作を行う。Ｂモードは４８Ｋ
Ｈｚの標本化周波数ｆｓを持つ２チャンネルのデコーデ
ィングと上位ビット保護動を遂行する。従って上記制御
ビット中Ａ又はＢモードの判読は正確でなければならな
い。二番目と三番目とのビットはＴＶ音声モードを示す
もので下記の（表１）のように受信される音声のモード
がステレオであるかモノであるか自国語であるか外国語
であるかを表示する。
は図１の（ａ）に示されたごとくその単位がフレームで
あり、周期は１ｍｓｅｃである。上記ＰＣＭ音声信号の
１フレームは２０４８ビットであるが、初めの１６ビッ
トは同期信号として“１３５Ｅ”Ｈｅｘであり、その次
に１６ビットが音声データのデコーディングにおいて、
その制御信号で利用される制御ビットであり、残りの２
０１６ビットはレンジビット、多数の音声ビット、独立
データ、エラー訂正符号等で構成される。上記制御ビッ
トの一番目のビットは０あるいは１の状態によりＡ又は
Ｂモードを示す。Ａモードの場合は３２ＫＨｚの標本化
周波数ｆｓを持つ４チャンネルデータのデコーディング
と１０→１４ビット伸長動作を行う。Ｂモードは４８Ｋ
Ｈｚの標本化周波数ｆｓを持つ２チャンネルのデコーデ
ィングと上位ビット保護動を遂行する。従って上記制御
ビット中Ａ又はＢモードの判読は正確でなければならな
い。二番目と三番目とのビットはＴＶ音声モードを示す
もので下記の（表１）のように受信される音声のモード
がステレオであるかモノであるか自国語であるか外国語
であるかを表示する。
【０００３】
【表１】
【０００４】次に四番目と五番目とのビットは独立音声
モードを示すもので、これもやはり下記の（表２）のよ
うに受信される音声のモードがステレオであるかモノで
あるか、自国語であるか外国語であるか独立であるかの
可否を表示する。
モードを示すもので、これもやはり下記の（表２）のよ
うに受信される音声のモードがステレオであるかモノで
あるか、自国語であるか外国語であるか独立であるかの
可否を表示する。
【０００５】
【表２】
【０００６】その次に六番目から十五番目に至るビット
は未定の状態である。十六番目のビットは受信データの
音声を最終端でミュートするものであるかの可否を表示
するためのもので、ビットの状態が１であるとミュート
である。上記のような内容を持つ制御ビットが正確に検
出される時のみ音声データのデコーディングを正に遂行
することができることは周知の事実であるが、従来の場
合には制御ビットを検出するだけであった。即ち、同期
検出部７ａでＰＣＭ音声信号を入力して１フレームの初
めを知らせる同期信号を検出すると、内部のクロック発
生器７ｂの制御を受けてデスクランブラー７ｃでは上記
ＰＣＭ音声信号入力データの形態を分散させる。上記分
散された結果はデインターリーブ部７ｈへ供給されてエ
ラー分散作業を経ることになる。これは多くの個々のエ
ラーが同時に発生することを防止するための作業であ
る。上記デインタリービングされた信号をＢＣＨ訂正部
７ｉで一定サンプルブロック毎にＢＣＨコーディングし
て１個のエラーに対しては訂正作業を行ってダブルエラ
ーはそのまま置く。
は未定の状態である。十六番目のビットは受信データの
音声を最終端でミュートするものであるかの可否を表示
するためのもので、ビットの状態が１であるとミュート
である。上記のような内容を持つ制御ビットが正確に検
出される時のみ音声データのデコーディングを正に遂行
することができることは周知の事実であるが、従来の場
合には制御ビットを検出するだけであった。即ち、同期
検出部７ａでＰＣＭ音声信号を入力して１フレームの初
めを知らせる同期信号を検出すると、内部のクロック発
生器７ｂの制御を受けてデスクランブラー７ｃでは上記
ＰＣＭ音声信号入力データの形態を分散させる。上記分
散された結果はデインターリーブ部７ｈへ供給されてエ
ラー分散作業を経ることになる。これは多くの個々のエ
ラーが同時に発生することを防止するための作業であ
る。上記デインタリービングされた信号をＢＣＨ訂正部
７ｉで一定サンプルブロック毎にＢＣＨコーディングし
て１個のエラーに対しては訂正作業を行ってダブルエラ
ーはそのまま置く。
【０００７】上記ＢＣＨコーディングされた信号はレン
ジビット伸長部７ｊへ供給されて送信時圧縮されたビッ
ト状態を伸張する。補間部７ｋでは上述したＢＣＨコー
ディング時のダブルエラーとレンジビットとの伸張結果
を入力して適宜な補間作業を実施した後出力選択部７１
へ供給する。上記選択部７１ではＡあるいはＢモードに
より３２又は４８ＫＨｚサンプリングをすることにな
る。一方、上記出力選択部７１を制御するためには制御
ビットの検出が先行されなければならない。だから制御
ビット検出部７ｄでは上記ディスクランブラー７ｃで形
態分散されたＰＣＭ音声信号とから１フレーム単位で制
御ビットを検出して上記出力選択部７１へ供給すると共
に、表示制御部へ印加してフロントパネルの表示部（図
示せず）に制御ビット検出結果を表示することができる
ようにする。しかし、上記のような制御ビット判読は受
信された音声信号の制御ビットのエラー発生与否を正確
に把握することができない問題点を有していた。
ジビット伸長部７ｊへ供給されて送信時圧縮されたビッ
ト状態を伸張する。補間部７ｋでは上述したＢＣＨコー
ディング時のダブルエラーとレンジビットとの伸張結果
を入力して適宜な補間作業を実施した後出力選択部７１
へ供給する。上記選択部７１ではＡあるいはＢモードに
より３２又は４８ＫＨｚサンプリングをすることにな
る。一方、上記出力選択部７１を制御するためには制御
ビットの検出が先行されなければならない。だから制御
ビット検出部７ｄでは上記ディスクランブラー７ｃで形
態分散されたＰＣＭ音声信号とから１フレーム単位で制
御ビットを検出して上記出力選択部７１へ供給すると共
に、表示制御部へ印加してフロントパネルの表示部（図
示せず）に制御ビット検出結果を表示することができる
ようにする。しかし、上記のような制御ビット判読は受
信された音声信号の制御ビットのエラー発生与否を正確
に把握することができない問題点を有していた。
【０００８】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するためのもので本発明の目的は衛星放送受
信器のＰＣＭデコーディング時ディスクランブルされた
ＰＣＭ音声信号を一定周期間順次に入力しながら所定回
数をシフトして制御ビットを検出し、上記制御ビットの
各ビット別に一定周期に対する相当ビットの状態を検査
して所定回数以上一定の状態を満足する時相当ビットを
出力することにより正確な制御信号を検出できる衛星放
送信号の音声制御信号検出回路を提供することにある。
題点を解決するためのもので本発明の目的は衛星放送受
信器のＰＣＭデコーディング時ディスクランブルされた
ＰＣＭ音声信号を一定周期間順次に入力しながら所定回
数をシフトして制御ビットを検出し、上記制御ビットの
各ビット別に一定周期に対する相当ビットの状態を検査
して所定回数以上一定の状態を満足する時相当ビットを
出力することにより正確な制御信号を検出できる衛星放
送信号の音声制御信号検出回路を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るための本発明の特徴は衛星放送受信器のＰＣＭデコー
ダ回路において、ＰＣＭ音声信号を一定周期間入力しな
がら所定回数シフトして制御ビットを検出する検出手段
と、上記制御ビットの一番目−五番目及び十六番目のビ
ットに対して各ビット別に一定周期に対する相当ビット
の状態を検査して所定回数以上一定状態を満足する時相
当上記各ビットが示すＡ／Ｂモード信号と第１及び第２
ＴＶ音声信号と第１及び第２独立音声信号を出力する多
数決判定手段とからなる衛星放送信号の音声制御信号検
出回路にある。
るための本発明の特徴は衛星放送受信器のＰＣＭデコー
ダ回路において、ＰＣＭ音声信号を一定周期間入力しな
がら所定回数シフトして制御ビットを検出する検出手段
と、上記制御ビットの一番目−五番目及び十六番目のビ
ットに対して各ビット別に一定周期に対する相当ビット
の状態を検査して所定回数以上一定状態を満足する時相
当上記各ビットが示すＡ／Ｂモード信号と第１及び第２
ＴＶ音声信号と第１及び第２独立音声信号を出力する多
数決判定手段とからなる衛星放送信号の音声制御信号検
出回路にある。
【００１０】
【実施例】以下、本発明を添付した図面を参照して説明
する。図３は本発明のブロック図として、所定クロック
信号に同期させてＰＣＭ音声信号ＶＳを順次に入力して
シフトする第１シフトレジスタＳＲ１と、所定クロック
信号に同期させ上記第１シフトレジスタＳＲ１の終りの
シフティング出力信号を順次に入力してシフトする第２
シフトレジスタＳＲ２と、相違なる周期を持つ多数のク
ロック信号を論理組合せして１フレーム中の先頭３２ビ
ットだけを検出することのできる第１４クロック信号Ｃ
ＬＫ１４を発生して上記二個のシフトレジスタＳＲ１，
ＳＲ２を制御するＮＡＮＤゲートＧ２と、上記第１シフ
トレジスタＳＲ１の第１出力端子Ｑ１０から出力される
信号を第１２クロック信号ＣＬＫ１２と論理組合せして
１フレーム周期化するＡＮＤゲートＧ１と、上記ＡＮＤ
ゲートＧ１出力信号に同期されて所定電源電圧Ｖｄｄを
入力して順次にシフトすることにより多数のフレームの
同一番目のビット状態が所定回数以上一定状態であるか
をチェックする第３シフトレジスタＳＲ３と、上記第１
２クロック信号の反転クロック信号
する。図３は本発明のブロック図として、所定クロック
信号に同期させてＰＣＭ音声信号ＶＳを順次に入力して
シフトする第１シフトレジスタＳＲ１と、所定クロック
信号に同期させ上記第１シフトレジスタＳＲ１の終りの
シフティング出力信号を順次に入力してシフトする第２
シフトレジスタＳＲ２と、相違なる周期を持つ多数のク
ロック信号を論理組合せして１フレーム中の先頭３２ビ
ットだけを検出することのできる第１４クロック信号Ｃ
ＬＫ１４を発生して上記二個のシフトレジスタＳＲ１，
ＳＲ２を制御するＮＡＮＤゲートＧ２と、上記第１シフ
トレジスタＳＲ１の第１出力端子Ｑ１０から出力される
信号を第１２クロック信号ＣＬＫ１２と論理組合せして
１フレーム周期化するＡＮＤゲートＧ１と、上記ＡＮＤ
ゲートＧ１出力信号に同期されて所定電源電圧Ｖｄｄを
入力して順次にシフトすることにより多数のフレームの
同一番目のビット状態が所定回数以上一定状態であるか
をチェックする第３シフトレジスタＳＲ３と、上記第１
２クロック信号の反転クロック信号
【００１１】
【数１】
【００１２】に同期されて１６フレーム毎にリップルキ
ャリー出力を発生するカウンタＣＮＴと、上記第１２ク
ロック信号の反転クロック信号
ャリー出力を発生するカウンタＣＮＴと、上記第１２ク
ロック信号の反転クロック信号
【００１３】
【数２】
【００１４】を第１１クロック信号ＣＬＫ１１に同期し
て１／４フレームシフトさせ出力するＤフリップフロッ
プＦＦと、上記カウンタＣＮＴと上記Ｄフリップフロッ
プＦＦ出力を論理組合するＡＮＤゲートＧ３と、上記Ａ
ＮＤゲートＧ３出力を反転する第１インバータＩＮＶ１
と、同期エラー信号ＳＹＥを反転する第２インバータＩ
ＮＶ２と、上記第１及び第２インバータＩＮＶ１，ＩＮ
Ｖ２出力を論理組合せして正常的な同期信号発生器上記
第３シフトレジスタＳＲ３をクリアさせるＡＮＤゲート
Ｇ４と上記第２シフトレジスタＳＲ２の第４−第７出力
端子Ｑ２３−Ｑ２７から制御ビットの一番目−五番目の
ビットを検出して入力し、上記第１５クロック信号ＣＬ
Ｋ１５と上記ＡＮＤゲートＧ４の出力信号を入力してＡ
／Ｂモード信号、第１及び第２ＴＶ音声信号ＴＶ１，Ｔ
Ｖ２第１及び第２独立音声信号ＥＸＴ１，ＥＸＴ２を発
生するブロック２００とで構成される。
て１／４フレームシフトさせ出力するＤフリップフロッ
プＦＦと、上記カウンタＣＮＴと上記Ｄフリップフロッ
プＦＦ出力を論理組合するＡＮＤゲートＧ３と、上記Ａ
ＮＤゲートＧ３出力を反転する第１インバータＩＮＶ１
と、同期エラー信号ＳＹＥを反転する第２インバータＩ
ＮＶ２と、上記第１及び第２インバータＩＮＶ１，ＩＮ
Ｖ２出力を論理組合せして正常的な同期信号発生器上記
第３シフトレジスタＳＲ３をクリアさせるＡＮＤゲート
Ｇ４と上記第２シフトレジスタＳＲ２の第４−第７出力
端子Ｑ２３−Ｑ２７から制御ビットの一番目−五番目の
ビットを検出して入力し、上記第１５クロック信号ＣＬ
Ｋ１５と上記ＡＮＤゲートＧ４の出力信号を入力してＡ
／Ｂモード信号、第１及び第２ＴＶ音声信号ＴＶ１，Ｔ
Ｖ２第１及び第２独立音声信号ＥＸＴ１，ＥＸＴ２を発
生するブロック２００とで構成される。
【００１５】ここで上記ブロック２００は上記制御ビッ
トの一番目−五番目ビットの各々に対して上述した第１
シフトレジスタＳＲ１の第１出力端子Ｑ１７を通って出
力される制御ビットの十六番目のビットの場合と同様に
ＡＮＤゲートとシフトレジスタとラッチとで成り多数決
判定後出力するように構成する。図７は本発明が適用さ
れるＰＣＭデコーダのブロック図として、図２の構成で
ディスクランブラー７ｃと出力選択部７１との間に制御
信号多数決判定部７ｅと制御信号出力部７ｆとを更に備
えて構成する。
トの一番目−五番目ビットの各々に対して上述した第１
シフトレジスタＳＲ１の第１出力端子Ｑ１７を通って出
力される制御ビットの十六番目のビットの場合と同様に
ＡＮＤゲートとシフトレジスタとラッチとで成り多数決
判定後出力するように構成する。図７は本発明が適用さ
れるＰＣＭデコーダのブロック図として、図２の構成で
ディスクランブラー７ｃと出力選択部７１との間に制御
信号多数決判定部７ｅと制御信号出力部７ｆとを更に備
えて構成する。
【００１６】上述の構成により本発明を詳細に説明す
る。図７に示されたごとくＰＣＭ音声入力信号は同期検
出部７ａへ入力されると共にディスクランブラー７ｃへ
入力される。上記同期検出部７ａでは図４の（Ａ）に示
されたごとく一つのフレームの始めの１６ビットである
“１３５Ｅ”が入力される瞬間を感知して（Ｂ）に示し
たごとき同期信号を発生する。上記同期信号は再び内部
クロック発生器７ｂへ入力されてカウンタのクリアパル
スで利用される。
る。図７に示されたごとくＰＣＭ音声入力信号は同期検
出部７ａへ入力されると共にディスクランブラー７ｃへ
入力される。上記同期検出部７ａでは図４の（Ａ）に示
されたごとく一つのフレームの始めの１６ビットである
“１３５Ｅ”が入力される瞬間を感知して（Ｂ）に示し
たごとき同期信号を発生する。上記同期信号は再び内部
クロック発生器７ｂへ入力されてカウンタのクリアパル
スで利用される。
【００１７】上記クリアパルスが入力される瞬間上記内
部クロック発生器７ｂは外部水晶発振器による周波数分
周を行って、第１−第１２クロック信号ＣＬＫ１−ＣＬ
Ｋ１２を発生する。上記第１クロック信号ＣＬＫ１は
２．０４８ＭＨｚであり、上記第２クロック信号ＣＬＫ
２は上記第１クロック信号ＣＬＫ１を２分周した信号で
あり、残りの第３−第１２クロック信号ＣＬＫ３，…Ｃ
ＬＫ１２に対しても上記の場合と同様に順次に２分周し
た信号として１０２４，５１２，２５６，１２８，６
４，３２，１６，８，４，２，１ＫＨｚの周波数を持た
せる。
部クロック発生器７ｂは外部水晶発振器による周波数分
周を行って、第１−第１２クロック信号ＣＬＫ１−ＣＬ
Ｋ１２を発生する。上記第１クロック信号ＣＬＫ１は
２．０４８ＭＨｚであり、上記第２クロック信号ＣＬＫ
２は上記第１クロック信号ＣＬＫ１を２分周した信号で
あり、残りの第３−第１２クロック信号ＣＬＫ３，…Ｃ
ＬＫ１２に対しても上記の場合と同様に順次に２分周し
た信号として１０２４，５１２，２５６，１２８，６
４，３２，１６，８，４，２，１ＫＨｚの周波数を持た
せる。
【００１８】一方、上記ディスクランブラー７ｃへ入力
されたＰＣＭ音声信号は上述したクロック周波数により
所定の処理を経てディスクランブリングされる。上記デ
ィスクランブリングされた信号は再び制御ビット検出部
７ｄへ入力されて相当制御ビットが検出された次の多数
決判定部７ｅで状態チェックされる。上記多数決判定部
７ｅは１６フレームに対して各フレームの同一番目のビ
ット中少なくとも８個以上が一定状態“１”であるかの
可否を判定する。上記判定を終わった制御信号は制御信
号出力部７ｆへ供給され上記制御信号出力部７ｆは上記
制御信号を所定処理した後ＬＣＤ等で成りモード選択状
態を表示する制御ビットマトリクス部７Ｇへ供給すると
共に出力選択部７１へ供給される。
されたＰＣＭ音声信号は上述したクロック周波数により
所定の処理を経てディスクランブリングされる。上記デ
ィスクランブリングされた信号は再び制御ビット検出部
７ｄへ入力されて相当制御ビットが検出された次の多数
決判定部７ｅで状態チェックされる。上記多数決判定部
７ｅは１６フレームに対して各フレームの同一番目のビ
ット中少なくとも８個以上が一定状態“１”であるかの
可否を判定する。上記判定を終わった制御信号は制御信
号出力部７ｆへ供給され上記制御信号出力部７ｆは上記
制御信号を所定処理した後ＬＣＤ等で成りモード選択状
態を表示する制御ビットマトリクス部７Ｇへ供給すると
共に出力選択部７１へ供給される。
【００１９】上述のように上記出力選択部７１ではモー
ド別サンプリング時間が違って復元時間帯が相違なる点
を解消するために時間軸伸張を制御するようになるのに
上記制御信号出力部７ｆから供給される制御信号はこれ
を制御することになる。従って、上記時間軸伸張作業を
制御する前に前提されるべきことが正確な制御信号の検
出であることは自明な事実である。
ド別サンプリング時間が違って復元時間帯が相違なる点
を解消するために時間軸伸張を制御するようになるのに
上記制御信号出力部７ｆから供給される制御信号はこれ
を制御することになる。従って、上記時間軸伸張作業を
制御する前に前提されるべきことが正確な制御信号の検
出であることは自明な事実である。
【００２０】以下、図３を参照して制御ビット中例えば
ミュート信号の検出及び多数決判定動作を具体的に説明
する。ディスクランブラー７ｃから出力されるＰＣＭ音
声信号ＶＳは第１シフトレジスタＳＲ１の二つの入力端
Ａ１，Ｂ１へ入力される。上記第１シフトレジスタＳＲ
１は８ビットシフトレジスタとして第１４クロック信号
ＣＬＫ１４に同期されて上記ＰＣＭ音声信号を順次にシ
フトする。上記第１４クロック信号ＣＬＫ１４はＮＡＮ
ＤゲートＧ２から出力されるのに図５の（Ａ）〜（Ｇ）
に示されたごとき第７−第１３クロック信号の反転信号
ＣＬＫ７−ＣＬＫ１３を反転論理積した結果として５ｈ
に図示されたごとき波形を持つ。だから上記第１４クロ
ック信号ＣＬＫ１４の一番目のクロックに同期されて一
つのフレームの初めのビットが入力され始めて続くクロ
ックによりシフトされた結果３２番目のビットまで入力
された時点はフレーム同期信号が入力完了された次の制
御ビット中の終わりのビットまで入力された時点であ
る。即ち、最後の３２番目のクロックが入力される場合
上記第１及び第２シフトレジスタＳＲ１，ＳＲ２各々の
第１〜第８出力Ｑ１０〜Ｑ１７，Ｑ２０〜Ｑ２７は制御
ビットを成す１６ビットを全部出力している状態にな
る。上記出力信号中上記第１シフトレジスタＳＲ１の第
１出力端子Ｑ１０から出力される制御ビットの１６番目
のビットＡＮＤゲートＧ１の一側の入力端へ印加されて
他入力端へ供給される第１２クロック信号ＣＬＫ１２と
論理組合される。
ミュート信号の検出及び多数決判定動作を具体的に説明
する。ディスクランブラー７ｃから出力されるＰＣＭ音
声信号ＶＳは第１シフトレジスタＳＲ１の二つの入力端
Ａ１，Ｂ１へ入力される。上記第１シフトレジスタＳＲ
１は８ビットシフトレジスタとして第１４クロック信号
ＣＬＫ１４に同期されて上記ＰＣＭ音声信号を順次にシ
フトする。上記第１４クロック信号ＣＬＫ１４はＮＡＮ
ＤゲートＧ２から出力されるのに図５の（Ａ）〜（Ｇ）
に示されたごとき第７−第１３クロック信号の反転信号
ＣＬＫ７−ＣＬＫ１３を反転論理積した結果として５ｈ
に図示されたごとき波形を持つ。だから上記第１４クロ
ック信号ＣＬＫ１４の一番目のクロックに同期されて一
つのフレームの初めのビットが入力され始めて続くクロ
ックによりシフトされた結果３２番目のビットまで入力
された時点はフレーム同期信号が入力完了された次の制
御ビット中の終わりのビットまで入力された時点であ
る。即ち、最後の３２番目のクロックが入力される場合
上記第１及び第２シフトレジスタＳＲ１，ＳＲ２各々の
第１〜第８出力Ｑ１０〜Ｑ１７，Ｑ２０〜Ｑ２７は制御
ビットを成す１６ビットを全部出力している状態にな
る。上記出力信号中上記第１シフトレジスタＳＲ１の第
１出力端子Ｑ１０から出力される制御ビットの１６番目
のビットＡＮＤゲートＧ１の一側の入力端へ印加されて
他入力端へ供給される第１２クロック信号ＣＬＫ１２と
論理組合される。
【００２１】上記ＡＮＤゲートＧ１は、制御ビットの状
態が１である場合１を出力し、制御ビットの状態が０で
ある場合０を出力し、第３シフトレジスタＳＲ３のクロ
ック信号入力端ＣＫ３へ印加される。その結果上記第３
シフトレジスタＳＲ３は、上記クロック信号入力端子Ｃ
Ｋ３が“１”状態になる時毎に二つの入力端子Ａ３，Ｂ
３を通って電源電圧Ｖｄｄを入力してシフト動作を実施
する。反対に上記クロック信号入力端子ＣＫ３へ“０”
状態の制御ビットが入力される時には出力信号のシフト
動作が成らなくて“０”がそのまま出力される。
態が１である場合１を出力し、制御ビットの状態が０で
ある場合０を出力し、第３シフトレジスタＳＲ３のクロ
ック信号入力端ＣＫ３へ印加される。その結果上記第３
シフトレジスタＳＲ３は、上記クロック信号入力端子Ｃ
Ｋ３が“１”状態になる時毎に二つの入力端子Ａ３，Ｂ
３を通って電源電圧Ｖｄｄを入力してシフト動作を実施
する。反対に上記クロック信号入力端子ＣＫ３へ“０”
状態の制御ビットが入力される時には出力信号のシフト
動作が成らなくて“０”がそのまま出力される。
【００２２】一方、ラッチＬＡＴは後述するような動作
過程を経て発生される第１５クロック信号ＣＬＫ１５に
同期されて上記第３シフトレジスタＳＲ３の第８出力端
子Ｑ３７から出力される信号をラッチして出力端子Ｑ４
０を通ってミュート信号を発生する。先ず、上記第１５
クロック信号ＣＬＫ１５の発生過程をよく見ると、カウ
ンタＣＮＴは図６の（Ａ）に示されたごとき第１２クロ
ック信号の反転信号
過程を経て発生される第１５クロック信号ＣＬＫ１５に
同期されて上記第３シフトレジスタＳＲ３の第８出力端
子Ｑ３７から出力される信号をラッチして出力端子Ｑ４
０を通ってミュート信号を発生する。先ず、上記第１５
クロック信号ＣＬＫ１５の発生過程をよく見ると、カウ
ンタＣＮＴは図６の（Ａ）に示されたごとき第１２クロ
ック信号の反転信号
【００２３】
【数３】
【００２４】に同期を合わせて１６フレーム毎に１フレ
ーム分の周期で“１”を（Ｂ）に示されたごとくリップ
ルキャリー出力端ＲＣを通って出力する。Ｄフリップフ
ロップＦＦは上記第１２クロック信号の反転信号
ーム分の周期で“１”を（Ｂ）に示されたごとくリップ
ルキャリー出力端ＲＣを通って出力する。Ｄフリップフ
ロップＦＦは上記第１２クロック信号の反転信号
【００２５】
【数４】
【００２６】を入力して（Ｃ）に示されたごとき第１１
クロック信号ＣＬＫ１１に同期させることにより１／４
フレームくらいシフトさせ（Ｄ）に示されたごとき出力
信号を発生する。
クロック信号ＣＬＫ１１に同期させることにより１／４
フレームくらいシフトさせ（Ｄ）に示されたごとき出力
信号を発生する。
【００２７】上記カウンタＣＮＴとＤフリップフロップ
ＦＦからの出力信号はＡＮＤゲートＧ３で論理組合され
た結果（Ｅ）に示されたごとき第１５クロックＣＬＫ１
５を発生する。上記第１５クロック信号ＣＬＫ１５は第
１インバータＩＮＶ１を通って反転された後第２インバ
ータＩＮＶ２を経た同期エラー信号ＳｙＥの反転信号
ＦＦからの出力信号はＡＮＤゲートＧ３で論理組合され
た結果（Ｅ）に示されたごとき第１５クロックＣＬＫ１
５を発生する。上記第１５クロック信号ＣＬＫ１５は第
１インバータＩＮＶ１を通って反転された後第２インバ
ータＩＮＶ２を経た同期エラー信号ＳｙＥの反転信号
【００２８】
【数５】
【００２９】とＡＮＤゲートＧ４に論理組合される。即
ち、フレーム同期１３５Ｅ、ＨＥＸが正確に検出される
時（Ｆ）に示されたごとく発生された上記ＡＮＤゲート
Ｇ４の出力信号は上記第３シフトレジスタＳＲ３のクリ
ア端子ＣＬＲへ供給されて上記第３シフトレジスタＳＲ
３をクリアさせる。次に上述した第２シフトレジスタＳ
Ｒ２の第４−第７出力端子Ｑ２４−Ｑ２７各々から出力
される信号に対しても上記のミュート信号発生時と同じ
く１６フレームに対して相当ビットが少なくとも８回以
上１である時正確に受信されたものと見做して相当信号
を発生させる。
ち、フレーム同期１３５Ｅ、ＨＥＸが正確に検出される
時（Ｆ）に示されたごとく発生された上記ＡＮＤゲート
Ｇ４の出力信号は上記第３シフトレジスタＳＲ３のクリ
ア端子ＣＬＲへ供給されて上記第３シフトレジスタＳＲ
３をクリアさせる。次に上述した第２シフトレジスタＳ
Ｒ２の第４−第７出力端子Ｑ２４−Ｑ２７各々から出力
される信号に対しても上記のミュート信号発生時と同じ
く１６フレームに対して相当ビットが少なくとも８回以
上１である時正確に受信されたものと見做して相当信号
を発生させる。
【００３０】
【発明の効果】上述のように受信した音声制御信号を検
出し多数フレームに対して相当ビットの状態が所定回数
以上一定状態であるかを判定してエラー発生可否をチェ
ックすることにより正確なデコーディングをすることの
できる利点がある。
出し多数フレームに対して相当ビットの状態が所定回数
以上一定状態であるかを判定してエラー発生可否をチェ
ックすることにより正確なデコーディングをすることの
できる利点がある。
【図１】ＰＣＭ音声信号フォーマット図である。
【図２】従来のＰＣＭデコーディングブロック図であ
る。
る。
【図３】本発明のブロック図である。
【図４】（Ａ）〜（Ｅ）は本発明の動作波形図である。
【図５】（Ａ）〜（Ｉ）は本発明の動作波形図である。
【図６】（Ａ）〜（Ｆ）は本発明の動作波形図である。
【図７】本発明が適用されるＰＣＭデコーディングブロ
ック図である。
ック図である。
２００ 信号発生ブロック ＳＲ１，ＳＲ２，ＳＲ３ シフトレジスタ ＣＮＴ カウンタ ＬＡＴ ラッチ ７ｄ 制御ビット検出部 ７ｅ 多数決判定部 ７ｆ 制御信号出力部
Claims (3)
- 【請求項１】 衛星放送受信器のＰＣＭデコーダ回路に
おいて、ＰＣＭ音声信号ＶＳを一定周期間入力しながら
所定回数シフトして制御ビットを検出する検出手段と、
上記制御ビットの一番目−五番目及び十六番目のビット
に対して各ビット別に一定周期に対する相当ビットの状
態を検査して所定回数以上一定状態を満足する時相当の
上記各ビットが示すＡ／Ｂモード信号と第１及び第２Ｔ
Ｖ音声信号と第１及び第２独立音声信号を出力する多数
波判定手段とからなることを特徴とする衛星放送信号の
音声制御信号検出回路。 - 【請求項２】 検出手段がＰＣＭ音声信号ＶＳを入力し
て所定クロック信号に同期させシフトする第１シフトレ
ジスタＳＲ１と、上記第１シフトレジスタＳＲ１の終わ
りのシフティング出力信号を入力して所定クロック信号
に同期させてシフトする第２シフトレジスタＳＲ２と、
相違なる周期を持つ多数のクロック信号を論理組合せし
て１フレーム中の先頭３２ビットだけを検出することの
できるクロック信号ＣＬＫ１４を発生して上記二つのシ
フトレジスタＳＲ１，ＳＲ２を制御する第１制御信号発
生部からなることを特徴とする請求項１記載の衛星放送
信号の音声制御信号検出回路。 - 【請求項３】 多数決判定手段が上記二つのシフトレジ
スタＳＲ１，ＳＲ２の出力信号ビットの各々を所定周期
化する周期変換部と、上記周期変換部出力信号に同期さ
れて電源電圧Ｖｄｄを入力して順次にシフトすることに
より多数フレームの同一番目のビット状態が所定回数以
上一定状態であるかをチェックする状態判定部と、１６
フレーム毎に１／４フレームシフトされたクロック信号
ＣＬＫ１５を発生し、上記クロック信号ＣＬＫ１５と同
期エラー信号ＳｙＥを論理組合せしてフレーム同期が正
確に検出される時上記状態判定部をクリアさせる第２制
御信号発生部と、上記クロック信号ＣＬＫ１５に同期し
て上記状態判定部の判定結果をラッチしてＡ／Ｂモード
信号と第１及び第２ＴＶ音声信号と第１及び第２独立音
声信号を出力するラッチ部とからなることを特徴とする
請求項２記載の衛星信号放送信号の音声制御信号検出回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900017985A KR930003730B1 (ko) | 1990-11-07 | 1990-11-07 | 음성제어 신호검출 및 판독회로 |
| KR17985/1990 | 1990-11-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077694A true JPH077694A (ja) | 1995-01-10 |
| JPH0779450B2 JPH0779450B2 (ja) | 1995-08-23 |
Family
ID=19305727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205797A Expired - Fee Related JPH0779450B2 (ja) | 1990-11-07 | 1991-08-16 | 衛星放送信号の音声制御信号検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5220430A (ja) |
| JP (1) | JPH0779450B2 (ja) |
| KR (1) | KR930003730B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08256104A (ja) * | 1995-03-16 | 1996-10-01 | Sony Corp | オーディオ信号送信装置およびオーディオ信号受信装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU584624B2 (en) * | 1984-08-31 | 1989-06-01 | Sony Corporation | Receiver device in a satellite communication system |
-
1990
- 1990-11-07 KR KR1019900017985A patent/KR930003730B1/ko not_active Expired - Fee Related
-
1991
- 1991-08-14 US US07/744,931 patent/US5220430A/en not_active Expired - Fee Related
- 1991-08-16 JP JP3205797A patent/JPH0779450B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779450B2 (ja) | 1995-08-23 |
| KR920011247A (ko) | 1992-06-27 |
| KR930003730B1 (ko) | 1993-05-08 |
| US5220430A (en) | 1993-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |